Arnaldi SigmaDelta_ADC Simulink_Toolbox。书名:Design of Sigma-Delta Converters in MATLAB
2024-04-17 10:09:04 780KB matlab
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(1) 按网口探测 (2) 按 IP探测  绑定 IP/MAC地址对。其中,绑定方式有两种: (1) 探测 IP/MAC地址对后选择并绑定 (2) 手工输入 IP 与 MAC对。 探测 IP/MAC地址对 图 8-19 IP/MAC 地址探测 表 8-14 IP/MAC 地址探测项说明 域名 说明 按网口探测 IP/MAC 地址探测方式。 fe1 等网口 当前已激活的网口列表 管理员根据需求指定要做 IP/MAC 探测的网口,可以多选 按 IP 探测 IP/MAC 地址探测方式 输入框 输入 IP 地址或网段 探测 点击后,对指定网口进行 IP/MAC 地址对的探测 探测完成时,指定网口前的选择中符号消失,管理员可以点击“探测到的 IP/MAC 对”进行查看。 探测到的 IP/MAC 对 点击后,显示当前探测到的 IP,MAC 和网口的列表。
2024-04-09 14:49:57 7.17MB
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DMA控制两路DAC同时输出
2024-04-03 13:07:06 5.71MB STM32F4 DMA
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基于2023年H题目开发,里面包含了陶晶驰串口屏的波形绘制,利用了matlab的Fliter solution对FIR滤波效果进行了优化,里面有详细的使用说明,包括了DSP、AD9851,AD9859,相位补偿器的使用代码,采用DMA的方式用32的内置AD进行实时采样,还可以生成三角波、方波、正弦波,有DDS的详细使用说明,使用方法在注释里面详细写的有,要改参数跳转到对应函数修改对应参数即可使用,还使用内置ADC生成波形(具体看代码注释)
2024-04-02 20:56:24 32.16MB stm32 DSP 寻峰算法
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stm32 iic调试ds1307 rtc时钟,用STM32调试ds1307,采用iic接口,参考文档:https://blog.csdn.net/li171049/article/details/130624551
2024-04-01 21:18:43 12.39MB stm32 ds1307 iic
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stm32 407 DMA接收数据,避免开中断 利用stm32 407的串口一,有需要的可以看看
2024-03-23 04:29:51 4KB DMA
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stm32f105用DMA方式实现串口收发,真正意义上的效率至上
2024-03-23 04:21:31 6.42MB 串口-DMA
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使用 I2S 并行模式 DMA 驱动 HUB75 LED 显示器的 ESP32 (esp-idf) 组件 介绍 这是用于ESP32的 ESP-IDF [1] 的 LED 显示屏组件。 它可用于驱动 HUB75 LED 显示器(又名“Px 显示器”)。 它目前适用于以下显示器:32x16 1/8 扫描、32x32 1/16 扫描、64x32 1/16 扫描和 64x64 1/32 扫描。 它目前不适用于 32x16 1/4 扫描、32x32 1/8 扫描、64x32 1/8 扫描。 有关 API,请参阅 。 此代码用于将 ESP32 直接连接到显示器(可能通过电平转换器或缓冲器)。 引脚配置可通过 sdkconfig(“make menuconfig”)获得。 有关默认值,请参阅 。 有关的更多信息、概念和代码来源的参考以及版权和许可信息,请参见 。 示例目录中有一个示例( )。
2024-03-19 16:59:28 66KB esp32 esp-idf
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市面在售摇摇杯程序;锂电;低功耗;过充过放过载保护;杯体移除保护;
2024-03-18 19:06:15 111KB
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具有APB-BFM的DAC和ADC模型的UVM验证 这是一个小组项目。 具有APB BFM(总线功能模型)的UVM验证,已连接到两个只读DAC和两个只读ADC从器件。 该序列生成地址,并允许驱动程序告诉BFM选择哪个从站。 随后,四个监视器和记分板记录每个从站的测试结果。 top.sv顶部模块,包括测试,序列项,定序器和驱动程序 seq.svh序列 bfm_env.svh总线功能模型作为环境 intf.svh dac介面 adc_intf.svh adc接口 dac.sv给定的dac adc.sv给定的adc monitor1.svh DAC1监视器 monitor2_dac.svh DAC2监视器 monitor1_adc.svh ADC1监视器 monitor2_adc.svh ADC2监视器 记分板1.svh DAC1记分板 scoreboard2_dac.svh DAC2记分
2024-03-12 16:57:45 15KB SystemVerilog
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