用TTL芯片设计一个60秒计数器与电子时钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”“秒”数字显示，并具有调时功能。要求电路尽量简化，并选用同类型的器件。在Proteus上进行电路的设计和计算机仿真。 要求细分： 设计一个具有时、分、秒显示的电子时钟。 使用中小规模集成电路设计，能够仿真运行。 目的 1.巩固电工电子技术和数字逻辑电路等理论知识的学习。 2.掌握定时器、计数器及其它基本逻辑门电路的工作原理。 3.利用计算机辅助软件对系统进行方案设计与仿真。 4.掌握74LS90，555等芯片的原理和用法。 5.熟练掌握Proteus仿真软件的电路图绘制。 6.培养系统综合设计能力，为后续学习打下坚实的基础。

北邮 数字逻辑与数字系统 期末题目

数字逻辑电路与设计课程的实验仿真文件（Multisim） 仿真软件（Multisim 13.0） 适合人群：数字逻辑电路与设计初学者 实验包括： 与门，非门，或门，异或门，同或门； 74LS138逻辑功能测试； JK触发器； 逻辑转换器； 全加器； 三人表决器； 设计1位数值比较电路； 四选一数据选择器； 译码器和与非门组成的三人表决器； 与非门组成或非门F=AB+CD；

广工数字逻辑试卷与习题广工数字逻辑试卷与习题,必考资料,参考参考

数字逻辑基本试验指导，包括主要用到的器件图，和选作试验

适用于本科院校学习数字逻辑 模电等课程，可以辅助学习和设计电路图，更多用于课程设计和实验，资源来源于学校。应有尽有，绝不会浪费，内附文本教学，视频教学，全中文系列，避免语言尴尬。有需要的同学可以下载试试哦，除了课程工具，里面还有视频剪辑工具和截图工具。ISE最好安装在虚拟机win7里，win10运行有概率出错。

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实验一 组合逻辑电路设计 ⒈实验目的意义 实验目的是熟悉工具软件，掌握基本组合逻辑电路的设计方法。 实验二 存贮器的扩展 ⒈实验目的意义 掌握存贮器的字节扩展和字扩展。 实验三 同步时序逻辑电路的设计 ⒈实验目的意义 实验目的是采用状态机设计一个N进制的计数器。 实验四 数字逻辑系统综合设计 ⒈实验目的意义 基于所学内容，自己构造一个复杂的数字逻辑系统，具有明确的应用场景。 2.实验要求 用74161做一个数字钟，实验原理与实验三所设计的计数器相同。 (分类是随便选的）

D触发器和与非门设计智力竞赛4人抢答电路，设有4个开关（S0~S3），另有4个指示灯，第一抢答者（第一个按下开关时）所对应的指示灯亮，其它三个开关任一个再按下时，其它三个指示灯也不会亮。在抢答前，四人都处于高电位，抢答时按下按键，转化为低电位，产生下降沿脉冲信号，D触发器输出改变，指示灯亮。由于输入端被锁定，所有D触发器输出不再改变，所以只会有一盏灯亮。 74LS000四2输入与非门 一片 74LS020双四输入与非门 一片 74LS74双上升沿D触发器 两片

西工大计算机学院计算机数字逻辑实验报告，最近发现之前上传的部分资源下载，这里给出实验四的报告供同学们参考，报告中给出实验截图还有相关设计， 供各位同学参考 下面给出部分的实验内容： 掌握可综合Verilog语言进行状态机设计及测试验证； 2． 学习如何在FPGA进行设计实现。 安装开发工具ModelSim、Quartus的PC机、Altera DEII-115实验箱 1． 跑马灯设计及FPGA实现（run.v） 2． 有限状态机设计（教材Figure 6.86） 1.Quatusll使用流程 Quatusll的使用我们需要完成的是前面的七个步骤，分别是 第一步:编码 用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确. 第二步:新建工程 新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号(本课程为Cyclone IV E系列EP4CE115F29C7) 第三步:添加文件 Add to project,将全部源文件 (本例run.v)添加到工程中 第四步:编译 Start