数字逻辑基本试验指导，包括主要用到的器件图，和选作试验

适用于本科院校学习数字逻辑 模电等课程，可以辅助学习和设计电路图，更多用于课程设计和实验，资源来源于学校。应有尽有，绝不会浪费，内附文本教学，视频教学，全中文系列，避免语言尴尬。有需要的同学可以下载试试哦，除了课程工具，里面还有视频剪辑工具和截图工具。ISE最好安装在虚拟机win7里，win10运行有概率出错。

logisim安装包，来源于github,资源纯正，支持中文，需要的快来下载吧

实验一 组合逻辑电路设计 ⒈实验目的意义 实验目的是熟悉工具软件，掌握基本组合逻辑电路的设计方法。 实验二 存贮器的扩展 ⒈实验目的意义 掌握存贮器的字节扩展和字扩展。 实验三 同步时序逻辑电路的设计 ⒈实验目的意义 实验目的是采用状态机设计一个N进制的计数器。 实验四 数字逻辑系统综合设计 ⒈实验目的意义 基于所学内容，自己构造一个复杂的数字逻辑系统，具有明确的应用场景。 2.实验要求 用74161做一个数字钟，实验原理与实验三所设计的计数器相同。 (分类是随便选的）

D触发器和与非门设计智力竞赛4人抢答电路，设有4个开关（S0~S3），另有4个指示灯，第一抢答者（第一个按下开关时）所对应的指示灯亮，其它三个开关任一个再按下时，其它三个指示灯也不会亮。在抢答前，四人都处于高电位，抢答时按下按键，转化为低电位，产生下降沿脉冲信号，D触发器输出改变，指示灯亮。由于输入端被锁定，所有D触发器输出不再改变，所以只会有一盏灯亮。 74LS000四2输入与非门 一片 74LS020双四输入与非门 一片 74LS74双上升沿D触发器 两片

西工大计算机学院计算机数字逻辑实验报告，最近发现之前上传的部分资源下载，这里给出实验四的报告供同学们参考，报告中给出实验截图还有相关设计， 供各位同学参考 下面给出部分的实验内容： 掌握可综合Verilog语言进行状态机设计及测试验证； 2． 学习如何在FPGA进行设计实现。 安装开发工具ModelSim、Quartus的PC机、Altera DEII-115实验箱 1． 跑马灯设计及FPGA实现（run.v） 2． 有限状态机设计（教材Figure 6.86） 1.Quatusll使用流程 Quatusll的使用我们需要完成的是前面的七个步骤，分别是 第一步:编码 用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确. 第二步:新建工程 新建工程New project (注意工程名和设计文件的module名保持一致),选择和开发板一致的FPGA器件型号(本课程为Cyclone IV E系列EP4CE115F29C7) 第三步:添加文件 Add to project,将全部源文件 (本例run.v)添加到工程中 第四步:编译 Start

来自华南理工大学的数字逻辑英文版课件。希望对大家有所帮助。

数字逻辑软件实验七.rar

图5.20 使用一个LPM加法/减法模块的原理图 例如，若加法器的速度不是关键因素，但降低电路的成本非常重要，则CAD系 统就会生成行波加法器来实现lpm_add_sub模块。但若加法运算对速度有较高的 要求，则会生成超前进位加法器。正如我们曾在5.4.1节提到过的那样，某些芯片 （诸如FPGA）其中包含有实现快速加法器的专用电路块。使用与工艺技术无关 的宏函数允许CAD系统利用这些专用子电路块来生成所需要的电路。 图5.21和图5.22所示的波形是将根据原理图综合生成的电路在FPGA中实现后的 仿真结果。图5.21所示的逻辑综合是以尽可能地降低电路的成本为目标的，并不 考虑速度的因素，因此综合出的结果是行波加法器。该波形图展示了对该加法器 进行时序仿真时的情况。16位信号X, Y,和S的值以16进制的形式输出。在仿真刚 开始的阶段X和Y的值都被设为0000，50ns(纳秒)以后Y变为0001，过了大约13ns(纳 秒)以后才得到正确结果。这是因为在这种情况下进位信号需要经过每一级加法 器，输入的下一次变化发生在150纳秒，X 变为 3FFF。要得到正确结果4000， 加法器必须等待进位信号从第一级加法器传输到 后一级，这可以从S在得到稳 定值之前的一系列快速跳变中看出。观察仿真器的参考框，图中粗垂直线所在的

数字逻辑与Verilog设计实验一