本IP核由Xilinx HLS高层次综合语言设计，采用Winograd算法降低卷积计算量，支持任意大小为3x3的、步长为1或2的卷积运算。C仿真，C/RTL协同仿真均已通过，并在xc7z020clg400-2开发板上上板通过测试。压缩包内包含HLS工程、以及SDK上板测试的代码

基于FPGA的Verilog HDL语言的DDS 信号发生器，给出的代码是常规结构的12位数据。 注意注意注意！！！代码中的fword和fword_r是32位的，需要修改！！！

资源内容：.v文件，实现功能为使用蓝牙模块远程操控，以及vga屏幕进行显示的贪吃蛇小游戏 环境需求：vivado（源开发环境为vivado 2016），硬件开发板（源开发环境为Xilinx NEXYS4 DDR开发板）、蓝牙外设模块、vga显示屏外设模块 适用于：数字逻辑相关课程初学者、verilog HDL初学者

快速傅立叶变换(FFT)作为时域和频域转换的基本运算，是数字谱分析的必要前提。传统的FFT使用软件或DSP实现，高速处理时实时性较难满足。FPGA是直接由硬件实现的，其内部结构规则简单，通常可以容纳很多相同的运算单元，因此FPGA在作指定运算时，速度会远远高于通用的DSP芯片。FFT运算结构相对比较简单和固定，适于用FPGA进行硬件实现，并且能兼顾速度及灵活性。本文介绍了一种通用的可以在FPGA上实现32点FFT变换的方法。

EtherCAT是工业控制领域广泛应用的现场总线之一，从站控制器ESC（EtherCAT Slave Controller）是从站模块实现EtherCAT协议数据通信的关键，对从站控制芯片实现自主可控是工业控制系统国产化研发的重要基础。基于EtherCAT通信协议及基本通信功能逻辑，设计了EBUS编码/解码、Auto-forwarder、Loop-back function关键通信节点的FPGA状态机，并通过解析各阶段数据状态变化，验证了各节点通信数据的正确性。实验结果表明，基于上述状态机的FPGA实现EtherCAT从站基本通信链路是完全可行的。

　本文通过构建流水线累加器和基于镜像算法的ROM来优化DDS传统设计方法，给出了详细的设计过程，并进行了仿真以验证其可行性。经实验测试，在ISE环境下选取同一种器件，采用优化后的DDS设计方法，不仅提高了工作频率，而且占用的资源比采用传统DDS方法减少了近50%。

7.1 GFXMMU配置示例 本节介绍使用STM32CubeMX的GFXMMU配置和相应的初始化代码。 7.1.1 使用STM32CubeMX的GFXMM配置 在GFXMMU参数设置中，用户选择要使用的块模式和虚拟缓冲区。当主设备尝试访问未映射 块时，用户还可以更改GFXMMU返回的默认值。 在LUT配置界面（见图 9）中，用户必须输入每行的第一个和最后一个可见像素，并且必须 选择帧缓冲区色深。STM32CubeMX自动生成第一个和最后一个块以及块偏移量。还可计算物 理帧缓冲区所需的内存占用量。 图9. STM32CubeMX中的GFXMMU LUT配置 STM32CubeMX自动在“gfxmmu_lut.h”头文件中生成LUT配置。

程序是基于Verilog语言的，支持在vivado平台开发，物理可实现，需要准备的外设有ov7725摄像头以及sg90二轴舵机云台、若干杜邦线或连接线

针对基于软件实现的遗传算法在求解问题的规模与复杂性不断扩大时,往往会速度慢、效率低下的缺点,提出了一种基于现场可编程门阵列的实现方法,并利用测试函数对算法的实现进行效果验证。实际效果显示,这种硬件实现方法,不仅结构简单,而且有效地减少了运算时间、提高了运行效率,为遗传算法能在一些实时、高速的场合得到应用提供了依据。

介绍了基于FPGA的以太网MAC控制器的设计，主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发，以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语，按照自顶向下的设计流程描述了以太网的主要功能模块，该控制器通过Modelsim进行了仿真并进行了FPGA板级验证，验证其能够满足802.3标准的要求。