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VHDL密码锁

VHDL，密码锁，课程作业的源代码。通过正确的密码输入来获得输出。只是简单的课后作业的解答。

2021-12-27 23:33:10 2KB VHDL，密码锁

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基于VHDL语言数字频率计的设计.pdf

本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。该频率计采用 VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。该数字频率计测量范围为 0 到 9999HZ，基准频率为 1HZ，结果用 4 只 7 段数码管显示十进制结果。中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快。

2021-12-27 20:30:27 1.84MB 频率计

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IIC FPGA程序VHDL语言

IIC.zip quartus13.1工程

2021-12-27 20:06:28 8.02MB IIC FPGA VHDL

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fpga-ml-accelerator:该存储库托管用于卷积神经网络的基于FPGA的加速器的代码-源码

fpga-ml-促进剂该存储库托管用于卷积神经网络的基于FPGA的加速器的代码，有关整个设计和设计原理的非常详细的说明，。该存储库以前位于

2021-12-27 19:32:07 15KB asic fpga hardware vhdl

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基于FPGA/CPLD的嵌入式VGA显示系统

目前 VGA技术的应用还主要基于 VGA显示卡的，而在一些既要求显示彩色高分辨率图像又不使用计算机的设备上，VGA技术的应用却很少。本文对基于 FPGA/CPLD的嵌入式 VGA显示的实现方法进行了研究。

2021-12-27 19:02:34 200KB 嵌入式 VHDL FPGA CPLD

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基于VHDL的循迹小车设计

基于VHDL的循迹小车设计，自己写的程序，经过实物验证，可以正反转通过直角弯道。

2021-12-27 15:56:38 2KB VHDL 循迹

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VHDL数字时钟设计（可用）

个人数字逻辑课程设计作品，全部编译通过在实验板上可行，传上来分享一下，希望对大家有帮助。

2021-12-27 15:19:02 1.09MB vhdl 数字时钟 fpga

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ASK调制与解调VHDL程序及仿真

ASK调制与解调VHDL程序及仿真基于VHDL硬件描述语言，对基带信号进行ASK振幅调制

2021-12-27 11:18:04 162B ASK

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VHDL全加器设计以及ALU设计报告+（全代码）

VHDL全加器设计以及ALU设计报告+（全代码）100%可以运行

2021-12-26 11:15:13 921KB VHDL

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ALU_design

使用VHDL语言写的ALU，使用QUARTUS2仿真，包括顶层原理图，以及各个模块的代码，仿真波形。

2021-12-25 19:53:41 2.08MB VHDL

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