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利用VHDL语言编写的60进制计数器

该程序可进行60秒计数，用于数字时钟的编写。

2021-05-30 14:32:51 679B 60秒清零

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模60计数器（通过计数器级联得到）

下面描述的是一个模60计数器，该计数器通过将模10计数器和模6计数器级联的方式构成，每当模10计数器计数到1001时，模6计数器就会计数加1，直至计数到60时，即模6计数器到达0101、模10计数器到达1001时，计数状态又回到00000000，然后重新计数。

2021-05-29 14:34:18 156KB 计数器

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三菱Q系列PLC Q62高速计数器模块应用视频教程.txt

三菱Q系列PLC Q62高速计数器模块应用视频教程（不需要播放密码，不限制电脑）是通过百度网盘下载

2021-05-29 09:00:21 263B Q62高速计数器模块应用视频教

2021-05-28 12:02:40 910KB 算法

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电子秒表课程设计设计报告

数电的，利用计数器实行一个电子秒表，在数码管上显示出来，含完整电路图

2021-05-27 09:34:20 102KB 数电 课程设计 电子秒表 计数器

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多个DS18B20测温的proteus仿真电路及C语言程序设计

多个DS18B20测温的proteus仿真电路及C语言程序设计，已经通过调试验证，放心使用

2021-05-26 21:54:53 63KB DS18B20温度计数器，C语言，51单片机

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100进制计数器

基于quartus ii的100进制计数器vhdl语言

2021-05-25 21:03:19 1.07MB 100进制 计数器 vhdl

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混合层次化文件设计-十进制可逆计数器.docx

利用verilog实现十进制可逆计数器设计，该设计通过混合层次化文件设计形式，内附程序代码，可直接运行

2021-05-25 16:22:49 15KB verilog quartus 计数器

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用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

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第三部分数字电路实验 1．学习集成触发器构成计数器的方法。 2．掌握中规模集成计数器的使用方法及功能测试方法。 3．用集成电路计数器构成1／N分频器。

2021-05-25 10:36:23 80KB 第三部分 数字电路实验

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