看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时钟管理单元。1、DCM概述DCM内部是DLL（Delay Lock Loop结构，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移），可以从0变到255。所以我们可以假设内部结构里从输入引脚clkin到输出引脚clk_1x之间应该有256根延时线（实际上，由于对不同频率的时钟都可以从0变到255，延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反馈时钟CLKFB相比较，如果它们的延时差不等于所设置的PHASESHIFT，DCM就会改变在clki

论文简述了惯性导航系统的应用背景及发展状况，介绍了捷联惯导系统的基本原理，设计了基于DSP／FPGA的捷联惯导系统方案，实现了系统各部分硬件电路以及FPGA 功能模块，并通过搭建硬件验证平台和利用第三方仿真软件，对传感器的性能以及FPGA各功能模块进行了较全面的验证和仿真。结果表明：基于DSP厅PGA的捷联惯导系统能够满足应用的要求，并在小型化、低成本和高性能等方面有一定的优势。

由verilog语言编写，同时需要通过按键切换屏幕显示文字，一页全是英文，一页全是中文

基于fpga的lcd控制器的设计与实现 中 字符显示的程序

lcd_qsys（FPGA代码，quartus软件代码，LCD液晶屏驱动代码）

本文描述了如何使用FPGA设计MAC的方法，有时序的分析、有以太网物理层和链路层的分析

FPGA实验报告2019需要的可以自取

针对实现多通道测距雷达信号的数字化采集的目的，设计了一种基于FPGA和USB接口的多通道数据采集系统。该系统采用在FPGA芯片中构建多个数字逻辑模块的方法，实现对AD芯片模数转换过程的控制，并利用IP核在FPGA中构建存储器，对采样得到的数据进行缓存，最后通过USB2.0接口芯片将缓存中的采样数据及时传输至上位机。通过将该系统与多通道测距雷达相连接从而进行整机测试。测试结果证明，该系统能够实现最多8路测距雷达信号的采集，且在8路情况下的单路最高采样率达250 KSPS，并能通过USB2.0接口向上位机传输各路雷达信号的采样数据，使进一步的数字信号处理成为可能。

此外，你也可以使用System Verilog来替代testbench，这样效率会更高一些。如果你是做IC验证的，就必须掌握System Verilog和验证方法学（UVM）。

用于 DE2-115 IS42S16320D 的 SDRAM 控制器 128mbytes --- 32M x 32bits DRAM Clk：133mhz Controller Clk：133mhz -150deg CAS：2 Burst：1 双通道（访问 DE2-115 上的两个芯片）