基于FPGA的DCM时钟管理单元概述
看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时钟管理单元。1、DCM概述DCM内部是DLL（Delay Lock Loop结构，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移），可以从0变到255。所以我们可以假设内部结构里从输入引脚clkin到输出引脚clk_1x之间应该有256根延时线（实际上，由于对不同频率的时钟都可以从0变到255，延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反馈时钟CLKFB相比较，如果它们的延时差不等于所设置的PHASESHIFT，DCM就会改变在clki
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