考虑锁相环、电流调节器(含dq轴解耦系数)、LCL型滤波器等环节，并计及运行工作点，采用谐波线性化的方法建立了三相LCL型并网逆变器正、负序阻抗模型，并基于PSCAD/EMTDC对阻抗模型进行仿真验证。详细分析了锁相环、电流调节器控制参数及滤波器参数对阻抗特性的影响，结果表明：锁相环比例和积分增益对并网逆变器阻抗特性的影响主要在工频附近，而电流调节器比例和积分增益则在次同步和超同步频域均有一定的影响；锁相环和电流调节器积分增益主要影响逆变器工频附近的幅频特性和相频特性；电流调节器比例增益对逆变器正序阻抗特性的影响较大，而锁相环比例增益的影响较小。

基于广义二阶积分器单相锁相环，值得拿来参考学习研究

集成锁相环CD4046的原理及应用本文叙述了CM0S集成锁相环的工作原理、外围元件选择的原则以及 该芯片在自动控制和智能化仪器方面的应用， 并结台具体例子介绍了应用中的一些 体会。

斯坦福锁相放大器SR830用户使用手册

锁相环 CD4046 原理及应用　 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图 1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得

在并网逆变器系统中,通常依靠锁相环获取电网电压的相位信息以确保并网电流与电网电压实现同步。本文以基于二阶广义积分锁相环（SOGI-PLL）的单相LCL型并网逆变器为例,基于电网阻抗对系统的影响,分析SOGI-PLL的小信号模型和基于阻抗稳定性判据的并网逆变器数学模型。结合伯德图和奈奎斯特曲线图,分析SOGI-PLL中PI调节器的各参数单独变化对并网系统稳定性的影响,提出一种基于稳定性的锁相环参数优化方法。在Simulink中搭建单相LCL型并网逆变器仿真模型,通过仿真验证了理论分析的正确性。

经典的锁相环设计技术大全第四版，学习PLL不容错过的好资料

基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

随着大规模集成电路及高速数字信号处理器的发展，通信领域的信号处理越来越多地在数字域付诸实现。软件锁相技术是随着软件无线电的发展和高速DSP的出现而开展起来的一个研究课题。在软件无线电接收机中采用的锁相技术是基于数字信号处理技术在DSP等通用可编程器件上的实现形式，由于这一类型锁相环的功能主要通过软件编程实现，因此可将其称为软件锁相环（software PLL）［1］。    　　尽管软件锁相环采用的基本算法思想与模拟锁相环和数字锁相环相比并没有太大变化，然而其实现方式却完全不同。本文将建立软件锁相环的Z 域模型，分析软件锁相环中的延时估计、捕获速度及多速率条件下的软件锁相环模型问题［1］。

文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps之内，不仅实现了精度的增大，且还具有低抖动的功能，满足了高速高精度 ADC转换器的时钟要求。