labview编程,实现3位二进制译码器
2022-09-13 21:45:52 10KB labview
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数字逻辑电路 《常用译码器》习题及参考答案.doc 学习资料 复习资料 教学资源
2022-07-07 09:06:28 122KB 计算机
由74LS138组成的3-8线译码器电路原理图+Proteus仿真
2022-07-04 14:01:05 5KB 由74LS138组成的3-8线译
一.实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二.实验内容 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验,将4位可逆计数器,数码管显示,分别作为两个子模块,实现在数码管上显示的4位可逆计数器。
2022-06-23 22:36:47 1KB 段数码管译码器设计与实现
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数电实验——七段译码器源代码(VHDL)
2022-06-23 22:33:30 627B 数电实验 七段译码器
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3-8译码器设计和IP核 讲述了译码器的使用,及其verilog编程方法,以及IP核的应用
2022-06-20 20:18:28 613KB FPGA   IP verilog
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数字电路与逻辑设计课件:第三章 part3译码器.ppt
2022-06-17 09:01:03 635KB 计算机 互联网 文档
数字电子线路基础:2 译码器的逻辑功能及其应用.docx
2022-06-17 09:00:40 224KB 计算机 互联网 文档
数字逻辑设计及应用教学课件:6-2译码器.ppt
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FPGA与数字系统设计:实验六 7段数码显示译码器设计.doc
2022-06-08 22:06:06 2.05MB fpga开发 文档资料