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本人设计一个数字时钟，主要用来实现00～59的秒、分六十进制计数器， 00～23的小时二十四进制计数器，整点报时，置数，清零以及数码管显示等功能。本人设计一个运算单元，主要用来实现三人多数表决，当三个人中通过的人数比不通过的人数多时，则通过，反之，你不通过。本人设计一个状态机，主要用来检测所输入的序列中是否有“101”序列，设置不同的状态，输入不同的信号，从而得出次态和输出。

2021-04-23 16:36:57 212KB 数字钟 三人表决器 “101”序列检测器

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使用状态机完成序列检测器

使用状态机，对输入序列进行序列检测，当输入序列正确时，输出为1，其它情况输出为0。prj_quartus是quartus文件，prj_modelsim是modelsim仿真文件，src是程序源码包含testbench

2021-04-03 14:07:13 2.69MB fpga verilog 状态机 序列检测器

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20-Verilog HDL序列检测器设计.7z

Verilog HDL序列检测器设计,Vivado仿真工程

2021-03-09 13:06:52 99KB FPGA VerilogHDL 序列检测器

序列检测机_状态机test8.zip

序列检测器设计源文件，状态机

2021-02-27 09:03:44 5.83MB 序列检测器 vhdl

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序列检测器\电平信号_000_001_011_111_序列检测器的设计

序列检测器\电平信号_000_001_011_111_序列检测器的设计，希望喜欢！

2020-04-04 03:15:57 168KB 序列 检测器 设计 Verilog

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verilog101序列检测器

101序列检测器的verilog程序，系本人FPGA初学实践，FSM

2020-01-03 11:34:39 1KB verilog FPGA

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101序列检测器verilog语言

序列检测器语言，verilog 数字逻辑方面的

2020-01-03 11:22:12 14KB 序列检测器

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EDA上机考试程序汇

使用VHDL语言编写，在ISE运行环境下实现了EDA上机考试的五个程序并进行了相应的仿真其中包括8为BCD码加法器多数表决器，计数器，移位寄存器，序列检测等

2020-01-03 11:16:17 1.59MB 计数器 序列检测 移位寄存器

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序列1101检测FPGA verilog实现

序列1101检测FPGA verilog实现，带测试激励。

2019-12-21 21:18:38 973KB 序列检测

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verilog代码序列检测器

verilog代码编写的序列检测器,用xilinx写的

2019-12-21 20:59:45 28KB verilog

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