modelsim2019.2 + vivado2018.2仿真xilinx原语， 及仿真中的相关问题记录

①　实现UP、DOWN原语 ②　产生3个进程，两个进程模拟需要进入临界区的用户进程。 当需要进入临界区时，显示：“进程x请求进入临界区…”，同时向管理进程提出申请； 申请返回，表示进入了临界区。在临界区中等待一段随机时间，并显示：“进程x正在临界区…”； 当时间结束，显示：“进程x退出临界区…”,同时向管理进程提出退出申请； 当申请返回，显示：“进程x已退出临界区。” ③　一个进程作为原语的管理进程，接受其他进程的临界区进入请求： 如果允许进入，则根据DOWN 原语的操作步骤设置相应变量，然后返回； 如果不允许进入，则进入循环等待，直到允许为止； 退出时模拟UP 操作。 ④　进程间通信可以采用信号、消息传递、管道或网络通信方式。

每个I/O模块包含一个可编程绝对延迟单元，称为IODELAY。IODELAY可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块，也可同时连接到这两个模块。IODELAY是具有64个tap的环绕延迟单元，具有标定的tap分辨率（见附图1）。IODELAY可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。IODELAY允许各输入信号有独立的延迟。

该资料讲解了最全的Xilinx原语，包括Spartan6和7系列的，包括实例化代码和详细的解释。

Designing with Low-Level Primitives Chapter 2. Primitive Reference Primitives ................................................................................................................................................ 2–1 ALT_INBUF ...................................................................................................................................... 2–1 ALT_OUTBUF .................................................................................................................................. 2–3 ALT_OUTBUF_TRI .......................................................................................................................... 2–6 ALT_IOBUF ....................................................................................................................................... 2–8 ALT_INBUF_DIFF ......................................................................................................................... 2–11 ALT_OUTBUF_DIFF ..................................................................................................................... 2–13 ALT_OUTBUF_TRI_DIFF ............................................................................................................. 2–14 ALT_IOBUF_DIFF .......................................................................................................................... 2–19 ALT_BIDIR_DIFF ........................................................................................................................... 2–22 ALT_BIDIR_BUF ............................................................................................................................ 2–25 LCELL .............................................................................................................................................. 2–27 DFF ................................................................................................................................................... 2–28 CARRY and CARRY_SUM ........

7系列的Verilog/VHDL原语使用例程，可用NotePad或UltraEdit等工具打开查看