verilog vhdl 简单卷积器的设计

基于VHDL语言的在FPGA上纯软件程序产生单相SPWM波形，利用两个.mif文件（由波形产生工具--guagle_wave.exe生成或MATLAB生成）做成正弦波采样表和三角波采样表

与《集成电子技术基础教程》《电子技术综合实验教程》配套的数字频率计设计，基于Quartus和VHDL

本实例程序中含有常用的VHDL程序,例如:加法器,状态机,乘法器,计数器等等

大家可以看看，这个代码是关于二进制数如何转换成bcd码的一个用vhdl编写的程序，可以参考下思路

有限指令集cpu的设计，包括单周期，多周期，流水线的设计详细流程。

AD转换采样频率的速度取决于转换电路的类型，不同AD转换器的采样频率不同；AD分辨率的高低只取决于AD转换器的位数，例如12位的转换器模拟信号在0V~满刻度范围内输出的数字信号是0~4095。 AD采样中的采样频率就是采样周期的倒数，它用赫兹（Hz）来表示，也就是一秒钟采样的次数，分辨率是决定采样最小值，比如基准电压为1v，8位的采样，最小值是1/256。

1、能进行正常的时、分、秒计时，分别用6个七段数码管动态扫描显示时、分、秒。时时-分分-秒秒 2、利用按键开关快速调整时间（校准）：时、分 3、通过按键开关设定闹铃时间，到了设定时间发出闹铃提示音，提示音长度为1分钟 4、通过按键开关设定倒计时的时间，通过开关启动/暂停倒计时，倒计时为0时发出提示音，提示音长度为1分钟 5、整点报时：在59分50、52、54、56、58秒时按500Hz频率报时，在59分60秒时用1KHz的频率作最后一声整点报时 6、其他功能自由发挥：秒表、多个闹钟、多个时区、功能选择控制等

用vhdl设计的状态机实例，有限状态机FSM(Finite State Machine)及其设计技术是实用数字系统设计中实现高效率、高可靠逻辑控制的重要途径。自动售货机就是其中一个典型实例。

VHDL状态机设计原理说明，及实例。 VHDL 状态机的设计实例 ,非常不错的,对于搞清楚状态机是很有用的.