verilog VHDL实现的DE2 uart

Verilog完成8*8贪吃蛇的游戏编码

in verilog 8bit mips processor

用Verilog编写的交通灯程序，已经在开发板上验证过。

本设计是verilog设计的VGA接口。。。。

完整的串口通信Verilog代码，波特率可配，可供借鉴

这是一个改进的简单卷积器。此采用3片A/D转换器同时工作，并将采样过程计算、写入RAM的控制改为并行工作。此卷积器的采样频率为2.22MHz。

基于Verilog语言的pwm，按键控制增减

AES in verilog codes

This file with the wavelet transf Mallat implementation of wavelet Verilog hdl code modules for radi Modelsim 6.6 crack, can be used f A written using Verilog DDR2 cont Simple CPU VHDL implementation an Dual-port RAM design, using Veril Verilog language, a hardware-base FPGA embedded project combat, Man Application FPGA, FPGA-chip hardw Mallat implementation of wavelet Layer of one-dimensional wavelet