可能感兴趣的项目设计:基于51单片机的FM收音机制作原理图，源代码 （链接:https://www.cndzz.com/diagram/4234_4235/197369.html） Si4745概述: Si4745芯片是Silicon Labs公司面向车载收音机市场推出的一款DSP（Digital Signal Processor）收音芯片。极小的4*4 mm 24脚QFN封装，由于使用了先进的CMOS技术，就这么一个小小的芯片可以实现完整的全波段收音功能。为应对车内复杂的电磁环境，抗干扰能力较强。 芯片支持以下频率范围:FM波段:64-108MHZ；AM波段:520-1710KHZ；LW波段:153-288KHZ；SW波段:2.3-30MHZ。还支持RDS接收。可以直接通过总线输出信号质量指示、信噪比、频率偏移等数值。 工作电压:3.0-3.6V；典型工作电流: FM波段:26ma； AM波段:19ma； 待机模式:6ua。 FM接收灵敏度: 2uV； THD:0.1% Si474X系列的管脚和方框图: Si4745通讯管脚由SDIO、SCLK、SEN、RST构成。在RST的上升沿对GPO1和GPO2的电平进行采样确定工作于哪种模式。 有三种控制总线方式可以选择: 2线模式（兼容I2C） 3线模式 SPI模式 因为GPO1内部集成上拉电阻，GPO2/INT集成下拉电阻。所以芯片默认工作于2-wire(I2C)模式。在3-wire和SPI模式下，总线由SDIO、SCLK和SEN组成。而I2C模式只使用SDIO和SCLK进行通讯，SEN的电平高低决定了I2C的操作地址。其对应关系如下: SEN电平 写地址 读地址 SEN=0 0x22 0x23 SEN=1 0xc6 0xc7 以前玩过一些I2C总线的芯片，SPI和3线没有接触过，决定使用I2C方式来驱动。测量后发现，楼主手里的模块SEN接地，所以I2C的写入地址为0x22,读取地址是0x23。 I2C通讯协议: 起始信号（START）:在SCL为高电平期间，SDA从高到低的跳变； 终止信号（STOP）:在SCL为高电平期间，SDA从低到高的跳变； 应答信号（ACK）:发送或接收完8bit数据后，在下一个时钟周期（SCL=1），SDA=0为应答（ACK），SDA=1为非应答（NACK）； 写入流程:MCU发送起始信号，接下来发送器件地址（0x22），接收应答信号，再发送N字节的8位数据，每发送一个字节后都要读应答信号，最近发送终止信号，释放总线。 读取流程:MCU发送起始信号，接下来发送器件地址（0x23），接收应答信号，开始接收N字节的8位数据，每读取一个字节后都要读应答信号。如果器件非应答，就发送终止信号，结束读取过程。最后释放总线。 本制作主要用了下面几条操作命令: 0x01: POWRE_UP 此命令主要设置CTS中断使能、GPO2 输出使能、晶振、接收波段和音频输出选择等功能。 0X11: POWER_DOWN 发送本命令让芯片进入待机模式 0X12:SET_PROPERTY 设置属性命令 0X14:GET_INT_STATUS 获取中断状态,主要用于判断搜索是否完成。 0X20:FM_TUNE_FREQ 写入指定的频率（64-108mhz） 0X21:FM_SEEK_START 开始搜索电台。可以设置搜索方向和到达搜索终点时是否循环。 0X22:FM_TUNE_STATUS 调谐状态，本例中用于获取当前电台的频率。 0X23:FM_RSQ_STATUS 接收信号质量。RSSI:信号质量，单位为dBuV。SNR:信噪比,单位dB. Si4745的常用属性: 0X1100:FM_DEEMPHASIS 去加重时间常数设置，默认值为0x0002(75us)。要设置为我国使用的50us,需要将值设为0x0001; 0X4000:RX_VOLUME 音量设置，范围从0x00-0x3f，共64级，每级步进1dB。默认值为0X3f即最大音量。 其余属性值在本制作中全部使用了默认值，也就是不去操作这些寄存器。 先用STC15L104W单片机做了一个测试小板，电路够简单，程序才是本制作的难点 电路采用STC89LE52单片机做主控，模拟I2C协议控制DSP收音模块。MicroUSB提供5V电源，经1117-3.3降压后供DSP模块和MCU使用。加了一级TDA1308组成的音频放大，可直接驱动耳机。 视频演示: 原文出处:https://www.crystalradio.cn/thread-1331951-1-1.html

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一个HLS设计的卷积神经网络加速器，并在zynq7020开发板上部署成功。数据集采用的是MNIST手写体,加速的网络为一个拥有4层卷积，2层池化和1层全连接层的自定义小网络，适合初学者学习。

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基于ZYNQ实现了软硬协同的硬件加速器系统，实现对于LeNet-5卷积神经网络识别MNIST手写集的加速。PL端实现卷积层、池化层、全连接层的并行加速，PS端实现验证测试流程的控制。两者通过AXI总线连接，实现控制信识别结果的传递

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将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景，并设置每次打开vivado自动应用自定义黑色主题。

利用EGO1实验板卡资源，设计一个篮球比赛计分器； 记录甲乙两队篮球比赛的得分，两队分别用两个LED数码管显示得分； 每次可以给甲队或乙队加上 1分，2分，3分。 实验要求 S0为复位键，当按下S0时，两队比分清零，计时时间清零； SW0为甲队球权并开始进攻信号：SW0拨上，甲队时间开始24s倒计时； SW0拨下，甲队倒计时停止，此时可以按得分键S1、S2、S3分别表示累计得1分、2分、3分，同时倒计时清零；若SW0拨下没有按得分键，再将SW0拨上时，则倒计时继续，直到计时为00停止。 SW7为乙队球权并开始进攻信号：SW7拨上，乙队时间开始24s倒计时，甲队时间显示00； SW7拨下，乙队倒计时停止，此时可以按S1、S2、S3分别表示乙队累计得1分、2分、3分；其他同上。 按键和拨码开关需要做消抖处理。

基于FPGA的数字时钟设计毕业设计论文 技术指标: 1.具有正常的日时分秒技术显示功能，用七个数码管分别显示日，时，分，秒。 2.有按键校日，校时，校分，校秒。 3.利用led模拟整点报时功能。 4.起始时间为周一00.00.00。

引言 　　在对时变信号进行分析时，小波变换则显现出了明显的优势，因为它能够同时在时域和频域进行局部分析。小波算法由于具有滤波效果好、信号细节损失少的优点，从而引起了人们的广泛关注和实际生活中的不断应用。目前常用的硬件芯片分为两大类：基于大规模可编程集成电路FPGA的纯硬件实现方案和基于高速通用DSP的软件实现方案。采用FPGA的硬件实现方案硬件接口设计灵活，可以和任意数字外围电路直接使用，且其具有高度的集成度和高速的处理速度；而基于高速通用DSP的软件实现方案代码设计灵活，可以快速修改和调试程序。由于小波算法运算量较大，采用DSP方案则不能满足系统的实时性要求。于是，本文提出了一种采用FPGA