用Verilog写的串口自适应的程序，可以适应在110，300，600，900，1200，2400，4800，9600，1440，19200，15600，115200等多种串口模式下实现通信，其中包括波特率发生模块，端口波特率侦测模块，老外写的，值得借鉴
2022-10-12 10:22:40
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基于FPGA的应用技术，采用Altera公司DE2-70开发板的Cyclone Ⅱ系列EP2C70作为核心器件，设计了一种基于FPGA的新型可调信号发生器。通过Quartus Ⅱ软件及Verilog HDL编程语言设计LPM_ROM模块定制数据ROM，并通过地址指针读取ROM中不同区域的数据，根据读取数据间隔的不同，实现调整频率功能，该系统可产生正弦波、方波、三角波和锯齿波4种波形信号，并使用嵌入式逻辑分析仪对产生的不同波形信号进行实时测试，实验证明，该可调信号发生器系统软件模拟数据和理论定制波形相吻合。
2022-10-11 13:38:22
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verilog_image_filters
这是用于在Verilog HDL中设计不同图像过滤器模块的存储库。 当前，它包含以下模块：-a）Sobel滤波器-在一个周期内接受大小对应于其分辨率的nxm像素矩阵，并执行3 x 3卷积。
2022-10-08 11:31:22
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通过按键控制ADC采集数据，采集到的数据先缓存到FIFO中，然后在通过FIFO发送到pc端串口猎人显示，仿真通过matlab生成正弦数据TXT文件，模拟生成sin曲线，且内部有对一些较难程序的说明和自我理解
2022-10-05 15:11:31
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1、verilog编写4bit 最简化cpu。vivado工程编写仿真
2、内部cpu的二进制执行代码为自己编写的bin格式机器码文件
3、适合对cpu执行有基本概念的人学习，不适合集成到产品中
2022-10-04 09:05:57
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1、 AD5754是16bit数字信号转模拟信号
2、 FPGA与AD5754通过SPI接口通信，SPI时钟clk最大30MHz
3、 AD5754有四路模拟输出
4、 目前AD5754采用单极性工作方式
5、 按照目前的理解，同轴的速度和电流指令应该同时刷新，根据写时序可以用LDAC引脚控制模拟信号的刷新，需要实际验证一下。
6、 实际验证一下CLR信号的效果。
7、 FPGA往DAC写数据的时序接口
2022-09-30 19:51:38
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基于verilog hdl语言对IIR滤波器设计
2022-09-30 17:22:24
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