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使用Verilog+quartus2+ModelSim仿真UART串口通信（32位）

在测试文件中，设定串口发送模块发送的内容，并发给接收模块接收端，通过仿真，可知接收模块接收内容和发送内容一致

2019-12-21 20:50:53 40KB FPGA串口 多字节通信

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基于Quartus2平台实现fsk调制解调

基于Quartus2平台实现fsk调制解调，内有过程分析

2019-12-21 20:31:56 339KB fpga

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用Quartus2编的数字时钟(VHDL语言)

用Quartus2编的数字时钟 VHDL语言可以开始停止，清零，调整时间，还会整点报时

2019-12-21 20:27:56 347KB VHDL 数字时钟 Quartus2

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Quartus2 7.2

破解版的EDA工具还不错感觉，分享下了，

2019-12-21 20:07:14 331KB Quartus

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基于VHDL的交通灯（已在quartus2 9.0下仿真验证）

顶层counter，分频器输出经D触发器后时钟作为计数器时钟，计数器输出交通灯信号。压缩包中包含元件和源程序。

2019-12-21 20:04:22 254KB 交通灯 VHDL

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fir滤波器 quartus2

基于quartus2，用variog语言编写的fir滤波器。

2019-12-21 19:55:12 93KB quartus2 fir

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8位ALU （quartus2设计 & 设计报告）

8位ALU （quartus2设计 & 设计报告）由两个4位ALU串联而成含加减与或非与非或非异或共八种功能

2019-12-21 19:38:00 4.91MB ALU

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verilog语言实现数字钟的设计

采用verilog语言实现数字钟的设计，采用quarters2语言环境。

2019-12-21 19:24:26 272KB verilog 数字钟 quartus2

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