完美破解，亲测modelsim se 10.1a

将modelsim，synplify和quartus联合起来使用进行的FPGA设计 1、使用modelsim进行功能仿真，导入源程序和testbench进行仿真，并保存波形文件（.wlf）。 2、使用synplify pro对硬件描述语言编译并生成netlist。综合前要注意对器件的选择，方法是在project－>implementation option中对要下载的器件和网表的生成情况进行选择。综合后的网表有两种： RTL级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的delay和slack进行分析。使用synplify pro要先新建工程，注意修改工作目录，然后添加所要编译的文件，要注意top文件要最后一个添加，这样才可以保证生成的文件是以top文件来命名的。

FPGA那些事儿--Modelsim仿真技巧REV6.0

quartus和modelsim中使用mif和hex文件1

用ModelSimSE进行功能仿真和时序仿真的方法(ALTERA篇) (2)

Modelsim se是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

在工程中: keccak.v 为顶层文件，分别调用下面几个文件，f_permutation.v、padder1.v、rconst2in1.v、round2in1.v、padder1.v。 test_keccak.v为仿真代码。 在仿真代码test_keccak.v中，仿真控制输入， reg [63:0] in;为输入，wire [511:0] out;为输出端。 在仿真代码中通过对输入的参数进行控制，实现对算法输入控制的变化，通过仿真波形图来观察输出端。 ———————————————— 版权声明：本文为CSDN博主「QQ_778132974」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.csdn.net/QQ_778132974/article/details/124217676

modelsim + UVM验证平台 运行脚本，可以直接使用modelsim 软件打开运行，比较方便的调用UVM1.1d库

镁光ddr2_1024Mb的verilog modelsim仿真模型,测试可用直接运行do文件即可

Modelsim破解文件