《course_s1_ZYNQ那些事儿-FPGA实验篇》很不错的资料，详实，细致，全面，希望对大家有所帮助。

Quartus软件中CycloneIII EP3C16F484C6实验板基本引脚下载说明

红外接收模块FPGA实验Verilog逻辑源码Quartus工程文件+文档说明资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module remote_rcv ( //input input sys_clk , //系统时钟 input sys_rst_n , //系统复位信号，低电平有效 input remote_in , //红外接收信号 //output output reg [15:0] data_buf , // for not optimize output beep , // for shut beep output reg [7:0] led //指示LED ); //reg define reg [11:0] div_cnt ; //分频计数器 reg div_clk ; reg remote_in_dly ; reg [6:0] start_cnt ; reg [6:0] start_cnt1 reg [11:0] div_cnt ; //分频计数器 reg div_clk ; reg remote_in_dly ; reg [6:0] start_cnt ; reg [6:0] start_cnt1 ; reg [5:0] start_cnt2 ; reg [5:0] user_cnt ; reg [5:0] data_cnt ; reg [14:0] data_judge_cnt ; reg [14:0] noise_cnt ; reg [4:0] curr_st ; reg [4:0] next_st ; //wire define wire remote_pos ; wire remote_neg ; //fsm define parameter IDLE = 3'b000 ; parameter CHECK_START_9MS = 3'b001 ; parameter CHECK_START_4MS = 3'b010 ; parameter CHECK_USER_CODE = 3'b011 ; parameter CHECK_DATA_CODE = 3'b100 ;

西工大FPGA技术实验报告 软件与微电子学院 仅供学习交流使用 内容： 24 小时制计时器 一．目的及要求 本实验旨在设计一个24小时制的计数器。可参考以下算法： 结合 60 进制和 24 进制计数器，对于秒和分使用 60 进制计数器，对于小时使用 24 进制计数器。实验以 clr ，set，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ， en ，clk 为输入信号。clr 异步清零信号，当其值为 1 时，计数器清零。set 为置位 信号，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ，为预置信息输入信号，当 set 值 为 1 时，输出信号变为预置信号中的值。en 为输出使能端，当其值为 1 时，计数 器计数，否则暂停计数。clk 为时钟信号，当其上跳沿到来时，计数器计数。 hour[5:0] ，min[6:0] ，sec[6:0]为输出信号，分别存储计数器的时、分、秒信号。

合工大FPGA实验报告

嵌入式逻辑分析仪在FPGA实验教学中的应用.pdf

eda主要为fpga方向的相关实验以及实验结果

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内含FPGA课程实验的要求和程序

此款开发板使用的是Xilinx公司的Zynq7000系列的芯片，型号为XC7Z010-1CLG400C， 400 个引脚的 FBGA 封装。ZYNQ7000 芯片可分成处理器系统部分 Processor System（PS） 和可编程逻辑部分 Programmable Logic（PL）。在 AX7010 开发板上，ZYNQ7000 的 PS 部分和 PL 部分都搭载了丰富的外部接口和设备，方便用户的使用和功能验证。另外开发板上 集成了 Xilinx USB Cable 下载器电路，用户只要用一个 USB 线就可以对开发板进行下载和调 试。