西工大FPGA技术实验报告.pdf

西工大FPGA技术实验报告 软件与微电子学院 仅供学习交流使用 内容： 24 小时制计时器 一．目的及要求 本实验旨在设计一个24小时制的计数器。可参考以下算法： 结合 60 进制和 24 进制计数器，对于秒和分使用 60 进制计数器，对于小时使用 24 进制计数器。实验以 clr ，set，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ， en ，clk 为输入信号。clr 异步清零信号，当其值为 1 时，计数器清零。set 为置位 信号，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ，为预置信息输入信号，当 set 值 为 1 时，输出信号变为预置信号中的值。en 为输出使能端，当其值为 1 时，计数 器计数，否则暂停计数。clk 为时钟信号，当其上跳沿到来时，计数器计数。 hour[5:0] ，min[6:0] ，sec[6:0]为输出信号，分别存储计数器的时、分、秒信号。