**理工大学EDA实验2用HDVL编写的数字钟， 功能强大！， 用Quartus软件选择打开工程后， 打开clock文件即可， 文件提供了默认的输入输出引脚， 也可根据需要自己配置。
2022-10-25 09:27:32
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基于Verilog HDL及DE2开发板的数字钟设计，使用Verilog HDL实现
2022-10-22 23:15:11
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倒计时报警 四短一长报警声
daojishi:PROCESS(CLK,EN)
VARIABLE L:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF CLK'EVENT AND CLK='1' THEN ----10秒倒计时
IF EN='0' THEN
IF L=0 THEN
S<='1'; ---超时连续报警
ELSE
L:=L-1;
S<='0';
END IF;
ELSE
S<='0';
L:="1001";
END IF;
END IF;
CASE L IS
2022-10-17 22:00:53
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