MAX10 通用IO用户指南

西电2010年FPGA课件，另附习题作业

使用VIVADO 2018.1版本，相关链接https://blog.csdn.net/pp_0604/article/details/120332536#comments_25429995

一种可配置的CNN协加速器的FPGA实现方法

本文介绍了一种基于FPGA和DSP的多通道音频采集卡的设计和实现方案，该卡能够工作在多种采样率下并可以使用DSP中不同的音频算法用于满足不同场合，并通过PC104接口将处理后的数据上传至主机。采集卡已应用在船舶航行数据纪录仪VDR中。

基于FPGA的VHDL语言的一种CCD驱动时序的设计方法，用来对目前一些线阵CCD进行驱动，它可以产生多路时序而且频率很高，足够达到要求

电荷耦合器件(CCD)作为新兴的固体成像器件即图像传感器，具有体积小，重量轻，分辨力高，噪声低，自扫描，工作速度快，灵敏度高，可靠性好等优点，受到人们的高度重视，广泛应用于图像传感、景物识别、非接触无损检测、文件扫描等领域。CCD驱动电路的实现是CCD应用技术的关键问题。以往大多是采用普通数字芯片实现驱动电路，CCD外围电路复杂，为了克服以上方法的缺点，利用VHDL硬件描述语言．运用FPGA技术完成驱动时序电路的实现。该方法开发周期短，并且驱动信号稳定、可靠。系统功能模块完成后可以先通过计算机进行仿真，再实际投入使用，降低了使用风险性。 　　1 硬件设计 　　CCD的硬件驱动电路系统的器件

基于FPGA的千兆以太网实现

基于FPGA的增量式光电编码器的高精度计数，吕利山，李治全，采用FPGA对增量式编码器输出的脉冲进行高分辨率位置数据处理。这一方法在FPGA内部使用一个计数器对由A，B相信号生成四倍频信号Q的周�

基于FPGA的信号发生器原理框图如图3-15a所示。硬件电路包括FPGA、按键、7 段 LED 数码管、高速D/A转换器。利用EDA工具软件QuartusII13.0 完成FPGA 内部数字系统设计，使信号发生器达到要求的功能和指标。 图 3-15a 信号发生器原理框图 依次完成以下实验内容 （1）设计固定频率锯齿波发生器，产生固定频率（f=5MHz/256≈19.5kHz）的锯齿波， 原理框图如图3-15b 所示。CLK0 为频率固定的外部时钟，用示波器观测D/A 转换器输出 的波形。 图3-15b 锯齿波发生器原理框图 （2）设计固定频率正弦波发生器，产生固定频率（f=5MHz/256≈19.5kHz）的正弦信号，正弦信号的每个周期由256 个采样点组成。正弦信号发生器的原理框图如图3-15c所 示。系统中需要增加波形数据存储器。 图3-15c 正弦波发生器原理框图 （3）设计DDS正弦波发生器，利用DDS技术实现输出正弦信号频率步进可调。通过 按键KEY0实现输出正弦信号频率从1kHz、2 kHz 、…、10kHz 变化。输出频率采用两位LED 数码管显示。