本电路实现了异步十二进制加法计数器的功能. 该设计思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器).
2021-10-28 10:57:46 29KB 数字电路
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60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写
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VHDL数字24进制计数器 VHDL数字24进制计数器
2021-10-27 22:30:43 44KB VHDL数字24进制计数器
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24进制计数器(基于VHDL语言)用VHDL语言书写
2021-10-27 22:17:41 141KB 24进制计数器(基于VHDL语言)
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含异步清0和同步时钟使能的4位加法计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = '1' THEN CQI <= "0000"; ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1; ELSE CQI <= "0000"; END IF; END IF; OUTY <= CQI ; END PROCESS P_REG ; COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); --进位输出 END behav;
2021-10-27 08:12:43 2.19MB VDHL语言
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它是一个使用 T 触发器的二进制计数器。 添加掩码以使电路清晰。 T 触发器是使用 Xor 和 D 触发器制作的,因为 T 触发器在 Simulink 中不可用。
2021-10-26 17:55:52 17KB matlab
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基于multisim的计数器设计 74LS192 74LS161
2021-10-25 18:13:15 120KB openjdk11
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主播礼物计数器是一款用于主播礼物计算和比赛计数的辅助工具。这款主播礼物计数器,使用方便,适用于各种媒体主播平台,提供两队数据的增减,同时可以用快捷键进行操作,简单
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本次任务同学们可以结合自己的学习实际情况,结合相应的微处理器(单片机、FPGA、ARM)设计实现相关功能的电路。同时要进行相应电路的仿真,程序的编译与调试,并做好相应的实验电路参数计算、实验现象的记录与分析等。
2021-10-24 07:37:33 33KB 数量计数器
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