论文研究-表决系统的模糊可靠性.pdf, 本文在模糊可靠性理论的基础上,应用模糊数学的原理和方法,建立了一套计算表决系统模糊可靠性的公式。

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

本表决器共八个按键，用STC89C51单片机芯片为核心，LED显示器等设计的三人表决器课程设计。

设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，提案通过，同时A具有否决权

硬件描述语言（vhdl）上机相关实验，包括五个必须完成的实验，包含全部代码和实验波形文件

数字电路与逻辑设计实验，用Quartus 2软件VHDL语言实现的四人表决器

NULL 博文链接：https://1021082712.iteye.com/blog/2124274

八人表决电路pcb板设计，使用protel 99 se 打开。

数电实验课内容，NI mutisim软件按照实验指导书编写创建，连接实现

包括五人表决器 九九乘法表 交通灯 用ISPlever仿真 包括程序