d卡实验Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。
module sd_card_test(
input clk,
input rst_n,
input key1,
output SD_nCS,
output SD_DCLK,
output SD_MOSI,
input SD_MISO,
output [5:0] seg_sel,
output [7:0] seg_data
);
parameter S_IDLE = 0;
parameter S_READ = 1;
parameter S_WRITE = 2;
parameter S_END = 3;
reg[3:0] state;
wire sd_init_done;
reg sd_sec_read;
wire[31:0] sd_sec_read_addr;
wire[7:0] sd_sec_read_data;
wire sd_sec_read_data_valid;
wire sd_sec_read_end;
reg sd_sec_write;
wire[31:0] sd_sec_write_addr;
reg [7:0] sd_sec_write_data;
wire sd_sec_write_data_req;
wire sd_sec_write_end;
reg[9:0] wr_cnt;
reg[9:0] rd_cnt;
wire button_negedge;
reg[7:0] read_data;
ax_debounce ax_debounce_m0
(
.clk (clk),
.rst (~rst_n),
.button_in (key1),
.button_posedge (),
.button_negedge (button_negedge),
.button_out ()
);
wire[6:0] seg_data_0;
seg_decoder seg_decoder_m0(
.bin_data (read_data[3:0]),
.seg_data (seg_data_0)
);
wire[6:0] seg_data_1;
seg_decoder seg_decoder_m1(
.bin_data (read_data[7:4]),
.seg_data (seg_data_1)
);
seg_scan seg_scan_m0(
.clk (clk),
.rst_n (rst_n),
.seg_sel (seg_sel),
.seg_data (seg_data),
.seg_data_0 ({1'b1,7'b1111_111}),
.seg_data_1 ({1'b1,7'b1111_111}),
.seg_data_2 ({1'b1,7'b1111_111}),
.seg_data_3 ({1'b1,7'b1111_111}),
.seg_data_4 ({1'b1,seg_data_1}),
.seg_data_5 ({sd_init_done,seg_data_0})
);
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
wr_cnt <= 10'd0;
else if(state == S_WRITE)
begin
if(sd_sec_write_data_req == 1'b1)
wr_cnt <= wr_cnt + 10'
2021-04-13 15:03:07
7.58MB
本实验要求完成两个程序，文件名分别为：txt.c ---文本文件操作； binary.c ---二进制文件操作。程序具体功能要求如下：
1）从键盘读入数据到结构体数组：调用Input()函数输入学生信息，结构体定义题目已经给出，读入的学生姓名为 *End* 或已读入10个学生信息，则结束学生信息的输入。要求检查数据合法性，如：成绩：0~100有效，如果数据输入不对，提示“数据输入有错，重新输入数据”，重新输入直到数据正确。输入示例如下：
2）调用Output()将输入的数据显示到屏幕上。姓名宽度：15，学号宽度：8，成绩宽度：10，一个学生信息占一行。
3）调用save()函数将结构体中的数据分别以二进制及文本的方式写到文件中：二进制文件为 “student.dat”;文本文件为“student.txt”，其中文本文件一个学生信息占一行，各数据之间用空格进行分隔。
4）调用load()函数将已经存在磁盘上的文件数据）读入内存（结构体数组中），然后调用Output()将输入的数据显示到屏幕上
本实验要求完成两个程序，文件名分别为：txt.c ---文本文件操作； binary.c ---二进制文件操作。程序具体功能要求如下：
1）从键盘读入数据到结构体数组：调用Input()函数输入学生信息，结构体定义题目已经给出，读入的学生姓名为 *End* 或已读入10个学生信息，则结束学生信息的输入。要求检查数据合法性，如：成绩：0~100有效，如果数据输入不对，提示“数据输入有错，重新输入数据”，重新输入直到数据正确。输入示例如下：
2）调用Output()将输入的数据显示到屏幕上。姓名宽度：15，学号宽度：8，成绩宽度：10，一个学生信息占一行。
3）调用save()函数将结构体中的数据分别以二进制及文本的方式写到文件中：二进制文件为 “student.dat”;文本文件为“student.txt”，其中文本文件一个学生信息占一行，各数据之间用空格进行分隔。
4）调用load()函数将已经存在磁盘上的文件数据）读入内存（结构体数组中），然后调用Output()将输入的数据显示到屏幕上。
2021-04-11 12:06:22
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高速双路DAC AD9708 FPGA读写实验 Verilog设计源码Quartus工程文件，DAC芯片选用AD9708，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。
module hs_dual_da(
input sys_clk , //系统时钟
input sys_rst_n , //系统复位，低电平有效
//DA芯片接口
output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟
output [9:0] da_data , //输出给DA的数据
//DA芯片接口
output da_clk1 , //DA(AD9708)驱动时钟,最大支持125Mhz时钟
output [9:0] da_data1 //输出给DA的数据
);
//wire define
wire [9:0] rd_addr; //ROM读地址
wire [9:0] rd_data; //ROM读出的数据
//*****************************************************
//** main code
//*****************************************************
//assign ad_clk2 = ad_clk ;
assign da_clk1 = da_clk;
assign da_data1 = da_data;
pll u_pll(
.inclk0 (sys_clk),
.c0 (clk));
//DA数据发送
da_wave_send u_da_wave_send(
.clk (clk),
.rst_n (sys_rst_n),
.rd_data (rd_data),
.rd_addr (rd_addr),
.da_clk (da_clk),
.da_data (da_data)
);
//ROM存储波形
rom_1024x10b u_rom_1024x10b(
.address (rd_addr),
.clock (clk),
.q (rd_data)
);
endmodule
2021-03-16 09:16:55
5.69MB
该实验程序先向外部flash的0x200000~0x20FFFF分别写入0xAAAA和0x5555再读出，每一个存储空间逐一比较是否正确，如果一致说明没有问题，最后才写入自然数。
2020-01-03 11:31:23
654KB
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