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高性能可重构流水线ADC的设计与仿真
提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案,在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进,降低了非理想因素对系统的影响,保证了所设计的流水线ADC的指标实现,并对关键模块电路和ADC系统进行了仿真验证。
2023-01-03 22:21:21
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通信标准
可重构流水线ADC
栅压自举开关
非理想因素
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