提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案，在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进，降低了非理想因素对系统的影响，保证了所设计的流水线ADC的指标实现，并对关键模块电路和ADC系统进行了仿真验证。
2023-01-03 22:21:21
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我几年前做的多层感知器的Verilog实现（源代码注释为西班牙语）
2022-12-13 15:48:34
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可以直接拿来当设计使用，货真价实！
2022-11-24 21:29:33
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关于plc控制流水线的梯形图，实际可用，上位机可以调试，具体打开内容可以查看。
plc的入门门槛不高，仅供参考使用，实际运行需要严格选用标准plc和电路。
2022-11-21 16:26:51
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