用VHDL语言实现十进制计数器,并用七段译码器显示
2020-12-06 09:51:47 515B VHDL 十进制计数器 七段译码器
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用Quartus II的VHDL语言实现各种电路功能、比如四位密码锁的设计、和带异步复位的十进制加法计数器的设计。
2020-01-03 11:24:29 927KB VHDL
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用74LS90实现十进制计数器的设计与显示 数电课设做的
2019-12-21 21:59:47 67KB 数电 课设
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VHDL语言编写的十进制计数器和七段译码器,下来就知道了
2019-12-21 21:01:06 515B VHDL 十进制计数器 七段译码器
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FPGA实验,十进制计数器的设置。通过按键输出信号,采集脉冲信号后计数,并通过七段数码管显示
2019-12-21 20:57:15 278KB FPGA
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通过VHDL,实现10位带使能计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK_IN: IN STD_LOGIC; COUT228 : OUT STD_LOGIC); --计数进位输出 END CNT10; ARCHITECTURE behav OF CNT10 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN REG: PROCESS(CLK_IN,Q)
2019-12-21 20:19:25 285KB VHDL quartus 计数器
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提供verilog设计十进制计数器源代码及测试代码。
2019-12-21 20:08:11 940B verilog 计数器
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能设初始值,能实现加1,加2操作,并能在数码管上显示
2019-12-21 20:04:04 294KB verilog
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