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介绍基于FPGA实现高速串行链路数据恢复的方法,对于各种高速串行信号（如SDI、ASI等）的时钟恢复给出了办法

该文档是基于FPGA实现的高速时钟数据恢复，对用FPGA实现CDR有很大帮助，希望可以帮到学习这一块的工程师。

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0 引言 　　时钟数据恢复电路是高速收发器的模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因，许多利用FPGA实现的高速通信