在不调用ISE乘法器ip核，需自行编辑乘法器，该乘法器根据组合逻辑思想编辑的。

提出了一种IRIG-B（DC）码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EP1C6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和观察，使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息。仿真和试验结果表明，该设计可以产生标准的IRIG-B（DC）码时间脉冲序列。

第1章 EDA技术综合应用设计基础
第2章 多路彩灯控制器的设计与分析
第3章 智力抢答器的设计与分析
第4章 电子密码锁的设计与分析
第5章 微波炉控制器的设计与分析
第6章 交通控制器的设计与分析
第7章 综合计时系统的设计与分析
第8章 数据采集控制系统的设计与分析
第9章 电梯控制器的设计与分析
第10章 车载DVD位控系统的设计与分析
第11章 直接数字频率合成器的设计与分析
第12章 图像边缘检测器的设计与 分析
第13章 等精度数字频率计的设计与分析
第14章 出租车计费系统的设计与分析
第15章 低频数字相位测量仪的设计与分析
第16章 电压控制LC振荡器的设计与分析

Zybo Z7-20基本Linux设计 为Vivado创建2017.4 该项目是Digilent用于Zybo Z7-20 Petalinux项目的内部项目。 您可以随意使用它，但是我们的Wiki上没有对此进行记录。 已知的问题 通常，处理系统IP内核会在FCLK信号上推断出BUFG。 由于某些原因，这仅在FCLK 0时才发生。 FCLK2似乎在实现过程中添加了BUFG，因此它不会对该网络造成任何问题，但是FCLK 1被作为普通信号路由（不在全局时钟网络上）。 这会导致极长的构建时间，并且无法满足时序要求。 当前的解决方法是使用util_ds_buf IP内核在FCLK1上手动插入BUFG。

该资源是基于VHDL的串口 uart程序的编写，可直接使用，程序包括发送模块，接收模块，波特率发生模块，顶层模块。

电子密码锁主要程序，讲解 很有用的文件。实验必备

VHDL 999计数器，用VHDL语言编写

基于VHDL的分频计数器设计，我自己编写的程序，已经通过仿真验证并且通过了，希望给大家有所帮助。

VHDL编写的CPU程序代码，采用微程序的实现方式。control memory中存有微程序，memory中存储代码与数据。

基于VHDL语言的8路抢答器设计，有复位信号，超时报警，抢答报警，抢到显示台数等功能。