50~F,按键对应关系如下:最上面一行从左至右依次为0~3,第二行从左至右依次为4~7,第三行从左至右依次为8~B,最下面一行从左至右依次为C~F,其中b、d显示为小写,其他字母大写;2. 按键按下时显示当前键值并保持,直到下一按键被按下时更新显示;3. 只有按键被按下时蜂鸣器发出按键音,放开后蜂鸣器不发声。4. 每个按键对应不同的按键音。
2022-06-01 09:47:14 3.29MB 4×4键盘编码器 4×4 vhdl 键盘扫描控制器
100vhdl例子,包括各种基础的VHDL代码,从最基础开始学习VHDL资源。07年左右上传的资源,不清楚现在是否还适用,请谨慎下载。
2022-06-01 02:13:20 228KB VHDL
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对EDA技术和VHDL基础做了详细讲解,给初学者提供简明易懂的学习资料
2022-06-01 01:56:18 6.11MB EDA VHDL
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含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描述
2022-05-31 20:24:22 43KB VHDL EDA 计数器
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这个是我找的一个VHDL语言的51核,在FPGA芯片EP2C8Q208C8上验证过
2022-05-31 10:46:42 109KB 51 IP
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1090-接收器-FPGA 1.09 GHz模式-A/C/S/ADS-B接收器的FPGA逻辑设计
2022-05-31 01:28:01 560KB VHDL
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基于Verilog_HDL语言的课堂智能响铃系统设计 摘 要: 本设计是基于Verilog HDL语言设计的一个课堂智能响铃系统。一直以来,课堂响铃都是学校管理工作中不可或缺的重要组成部分,随着集成电路等电子技术的发展,课堂智能响铃系统具有走时精度高、性能稳定、实用方便等优点。本次设计基于EDA使用Verilog_HDL语言设计和实现智能打铃系统,系统具有调节小时、分钟及清零的功能以及整点报时功能。在本次设计中,系统开发平台为MAX +plusⅡ,硬件描述语言是Verilog HDL。依据Verilog HDL语言设计的模拟智能响铃系统,根据输入,观察输出及仿真。设计方案和设计平台完成了程序编写和程序调试,通过运行程序及时序波形的仿真有效验证了设计的正确性,初步实现了设计目标。 关键词: 课堂智能响铃系统;Verilog HDL;EDA;MAX +plusⅡ
2022-05-30 19:24:31 471KB 响铃系统 VHDL EDA MAX
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spwm vhdl源程序 测试可用 频率可调 256个点
2022-05-30 13:42:15 238KB spwm vhdl源程序 测试可用 FPGA
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完整的工程,可以直接下载仿真,相当适用于参考做课程设计!!
2022-05-29 18:49:48 1008KB 病房呼叫
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CORDIC算法VHDL实现.doc
2022-05-29 14:07:02 53KB 算法 文档资料