VHDL语言实现的HDB3码编码器、译码器

基于长期演进LTE(Long Term Evolution)无线综合测试系统，对各种Reed-Muller译码算法性能进行仿真比较，为TD-LTE无线综合测试系统选择了一种最优的FHT译码算法，并在TMS320C64x DSP中进行实现。同时提出了相关软件优化方法和技巧。译码程序在CCS3.3中的运行结果验证了该算法及优化方法和技巧的可行性、有效性。

LDPC编码是逼近香农限的优秀信道编码，最近在通信领域被广泛运用。本代码是LDPC编码的仿真程序，采用SPA译码算法，适合仿真及性能分析

1） 初始化（Initialzation）。利用下表给出的字符集和频度的实际统计数据建立哈夫曼树，并将它存于文件hfmTree中； 2） 编码（EnCoding）。利用已建好的哈夫曼树（若不在内存中，则从文件hfmTree中读入），对以下报文进行编码，结果存入文件CodeFile中； 报文内容：THIS PROGRAM IS MY FAVORITE 3） 译码（Decoding）。利用已建好的哈夫曼树，对文件CodeFile中编码后的报文进行解码，结果存入文件Textfile中； 4） 输出（Output）。输出字符集中每个字符的哈夫曼编码；输出原始报文，及其编码文件CodeFile和解码文件Textfile的内容。

这是一个小组做的关于哈夫曼编码译码器的课程设计，包括PPT，源代码，还有两个成员做的课程设计报告、任务书

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

使用标准阵列译码表进行循环码译码算法，用matlab仿真实现

实现哈夫曼编码、译码以及打印编码、译码、哈夫曼树等操作，有实验报告和可执行文件

用VHDL语言实现3-8译码器，在不同情况下进行不同译码

利用哈夫曼编码进行通信可以大大提高信道利用率，缩短信息传输时间，降低传输成本。但是，这要求在发送端通过一个编码系统对待传数据预先编码，在接收端将传来的数据进行译码(复原)。对于双工信道(即可以双向传输信息的信道)，每端都需要一个完整的编/译码系统。试为这样的信息收发站写一个哈夫曼码的编/译码系统。要求一个完整的系统应具有以下功能: