常用AD芯片接插件等电子元器件2D3D PCB封装库三维视图库（551个），ALTIUM封装库，PCB器件库，可以直接用于你的项目产品设计。 Component Count : 551 Component Name ----------------------------------------------- 1_27_2_40 1/4WA1 1/8WA 1/8WL 1N4007 2EDGK-1P 2EDGK-2P 2EDGK-10P 2KV 2PDL_90 2W LI LQFP-32 -1 LQFP-44 LQFP-48 LQFP-64 LQFP-100 LQFP-144 LQFP48 LQFP48 - 1 LQFP64_M LQFP64_ST-64-2 LQFP100 M_KONG M7 MARK MARK-D MC1.5-3.81-4 MC34063A-D MICRO USB -XL MINI-USB-5 MiniUSB MP3213 NE5532 NRF2401 NTC NTC-5D-9 OLED OSC-SMD PC814 PC814 - 127 PCB-12(M3) R

这是我在zynq+9364的裸机开发时调用的AD官方的驱动，用了这些库，就可以初始化AD的参数后，利用SPI总线控制AD的工作状态。

AD7888的数据手册 每分钟128KPS采样 使用串口与上位机通信

用51实现的ads1118程序，可以直接使用，里面有详细的注释，读出的电压值是用串口显示到电脑上的，非常方便，供有需要的人参考。

常用芯片AD封装大全（BGA CQFP DIP QFN QFP TSSOP SOP SOT等系列芯片封装）： BGA_Rect.PcbLib BGA_Sq_100P.PcbLib BGA_Sq_127P.PcbLib BGA_Sq_150P.PcbLib BGA_Sq_40P.PcbLib BGA_Sq_50P.PcbLib BGA_Sq_65P.PcbLib BGA_Sq_75P.PcbLib BGA_Sq_80P.PcbLib CASE-B.PcbLib CASE-C.PcbLib CASE-D.PcbLib CASE-E.PcbLib CCGA - Square.PcbLib Ceramic DFP.PcbLib Ceramic QFP (Square).PcbLib CGA_Sq_100P.PcbLib CGA_Sq_127P.PcbLib CORTEX_DBG.PcbLib CQFP_Sq_127P_Side_L.PcbLib CQFP_Sq_127P_Side_M.PcbLib CQFP_Sq_127P_Side_N.PcbLib CQFP_Sq_50P_Side_L.PcbLib CQFP_Sq_50P_Side_M.PcbLib CQFP_Sq_50P_Side_N.PcbLib CQFP_Sq_63P_Ctr_L.PcbLib CQFP_Sq_63P_Ctr_M.PcbLib CQFP_Sq_63P_Ctr_N.PcbLib CQFP_Sq_63P_Side_L.PcbLib CQFP_Sq_63P_Side_M.PcbLib CQFP_Sq_63P_Side_N.PcbLib CQFP_Sq_65P_Side_L.PcbLib CQFP_Sq_65P_Side_M.PcbLib CQFP_Sq_65P_Side_N.PcbLib CQFP_Sq_80P_Side_L.PcbLib CQFP_Sq_80P_Side_M.PcbLib CQFP_Sq_80P_Side_N.PcbLib CR2032_SMD.PcbLib Crystal Oscillator.PcbLib Cylinder with Flat Index.PcbLib D-PAK.PcbLib DFLS.PcbLib Diamond Base CAN - 2 Leads.PcbLib Diamond Base CAN - 3+ Leads.PcbLib DIMM168_90.PcbLib DIP - LED Display.PcbLib DIP - Peg Leads.PcbLib DIP, Modified - Trimmed Leads.PcbLib DIP, Shrink - Stub Leads.PcbLib DIP-16.PcbLib DIP28.PCBLIB DIP50.PcbLib DIP80.PcbLib DO-214AA.PcbLib DO-214AB.PcbLib DO-214AC.PcbLib DPAK_L.PcbLib DPAK_M.PcbLib DPAK_N.PcbLib DR127.PcbLib DR73.PcbLib DSUB15-F180.PcbLib DSUB15-F90.PcbLib DSUB15-M180.PcbLib DSUB15-M90.PcbLib DSUB25-F180.PcbLib DSUB25-F90.PcbLib DSUB25-M180.PcbLib DSUB25-M90.PcbLib DSUB9-F-F.PcbLib DSUB9-F180.PcbLib DSUB9-F90.PcbLib DSUB9-M-M.PcbLib DSUB9-M180.PcbLib DSUB9-M90.PcbLib Dual-In-Line Package.PcbLib ELKO10.PcbLib ELKO13_THT.PcbLib ELKO13_THT_90.PcbLib ELKO8.PcbLib EPC144.PcbLib EQFP144.PcbLib eTSSOP-08.PcbLib eTSSOP-14.PcbLib eTSSOP-16.PcbLib eTSSOP-20.PcbLib eTSSOP-28.PcbLib FBGA484.PcbLib FID.PcbLib Flange Mount with Rectangular Base.PcbLib FOIL_SMD.PcbLib FQFP (0.3mm Pitch, Square) - Corner Index.PcbLib FQFP (0.4mm Pitch, Square) - Corner Index.PcbLib FQFP (0.5mm Pitch,

利用STM32F103和CS1238实现4~20mA电流采样，使用芯海官方提供的驱动结合STM32的HAL库设计，验证可靠运行，MCU运行72M，两线IO操作，使用扫描方式检测，Cs1238使用外部2.5V基准电压，pga=1

采用HX711-24位AD芯片，用新唐003单片机开发的用于称重行业的程序，采用modbus进行传输

本文给出16位自校正AD芯片AD7705驱动源码，感兴趣的朋友可以看看。

FPGA设计 6位8通道同步采集AD芯片MAX11046 Verilog驱动源码： /* * @Description: MAX11046 divider */ module max11046_dev( input clk, input rst_n, input en, //开始采集信号 input sny_clk, //同步信号 input eoc, //转换结束输出 output reg wr, //写使能 输入（低电平有效） output reg cs, //片选 输入（低电平有效） output reg rd, //读使能 输入（低电平有效） output convst, //启动转换 输入（上升沿结束采样，并开始对捕获的样本进行转换。 当COVST为低电平时， ADC处于采集模式） inout [15:0] db, //数据信号 输入输出 output [127:0] mdb, //数据输出 output reg rev_done //获取数据完成 ); reg [15:0] dataBus; reg [127:0] r_mdb; reg [3:0] channel; reg [4:0] cur_state; reg [4:0] next_state; reg [7:0] time_cnt; reg time_cnt_clr; //计数器清零信号 reg st_dong; parameter st_cfg = 5'b0_0001; //配置状态 parameter st_mesu = 5'b0_0010; //采样状态 parameter st_covt = 5'b0_0100; //转换状态 parameter st_rdata = 5'b0_1000; //接收单通道数据 parameter st_nover = 5'b1_0000; //接收数据 //寄存器配置 parameter cr0 = 1'b0; //采集模式 0:convst 下降沿开始采集上升沿开始转换 1：一旦先前的转换完成，获取模式就会启动。 上升沿开始转换 parameter cr1 = 1'b0; //必须为0 parameter cr2 = 1'b1; //0:偏移二进制 1:补码二进制 parameter cr3 = 1'b0; //0：内部基准电源 1：外部基准电源 assign db = wr ? 16'hzzzz : dataBus ; assign convst = sny_clk; assign mdb = r_mdb; //系统主频50MHZ,每个节拍20nS always @(posedge clk or negedge rst_n) begin if(!rst_n) time_cnt <= 8'b0; else if(time_cnt_clr) time_cnt <= 8'b0; else time_cnt <= time_cnt + 8'b1; end always @ (posedge clk or negedge rst_n) begin if(!rst_n) cur_state <= st_cfg; else cur_state <= next_state ; end always @ (*) begin case(cur_state) st_cfg:begin if(st_dong)begin next_state = st_mesu; end else begin next_state = st_cfg; end end st_mesu:begin if(st_dong)begin next_state = st_covt; end else begin next_state = st_mesu;

ad公司 protel封装库支持99se ,dxp.altium designer等支持好