参照网络上“特权同学 Verilog边码边学 129 自动售贩机状态机设计”，进行了修改完善，增加找零的操作过程，优化状态算法过程，并进行仿真验证了改善后的设计结果。通过此项目可以更进一步了解verilog状态机的设计方法、verilog语言中阻塞赋值(=)与非阻塞赋值(<=)以及测试代码中task的使用等相关知识的实际应用。
2022-06-08 13:14:00
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伽罗华域GF（2^3）上的RS（6,4）编码器verilog设计，可下到板子上，chipscope可采集数据。
2022-05-30 20:13:32
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(1)抢答台数为6；
(2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警；
(3)能显示超前抢答台号并显示犯规报警；
(4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。
2022-05-13 08:00:37
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module traffic_control(clk,reset,r1,r2,y1,y2,g1,g2
);
input clk,reset;//1Hz输入时钟信号
output r1,r2,y1,y2,g1,g2;//红绿黄灯
reg r1,r2,y1,y2,g1,g2;
reg w1,w2,w3,c1,c2,c3;//计时器标志位和使能端
parameter [1:0] s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;//4种状态
reg[1:0] current_state,next_state;
reg[2:0] cnt_5;
reg[4:0] cnt_25,cnt_30;
initial
begin
cnt_5=0;cnt_25=0;cnt_30=0;w1=0;w2=0;w3=0;c1=0;c2=0;c3=0; //赋初值
end
always@(posedge clk)//3s计时器
begin
if(c2)
begin
if(cnt_5==2)
begin cnt_5<=0;w2<=1'b1;end
else if(cnt_5<2)
begin cnt_5<=cnt_5+1;w2<=1'b0;end
else ;
end
else ;
end
2022-05-11 21:21:54
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