该文件主要实现硬布线单周期16位CPU的设计，通过Quartus II 15.0软件设计平台设计逻辑电路，通过仿真模拟验证组合逻辑电路的正确性，用FPGA测试板来完成了本次实验。该实验从总体逻辑设计（指令模块和器件单元设计模块）入手，完成了6条指令（ADD、LW、SW、BEQ、JMP、CLEAR）的设计、CPU数据通路和控制线路图的设计。再进行CPU中主要模块详细设计，指令通过列出逻辑式进行逻辑门组合实现，选择合理的触发器、元件组合完成各个器件的单元详细模块设计。(注：运行结果仍有逻辑错误)

简单的十六位cpu课程设计，vhdl方向，非常适合学习eda课程的同学使用

VHDL编写的16位CPU,本人也在学习中欢迎交流

VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，VHDL 16位CPU 简单的CPU设计，含有ROM,RAM,PC,指令寄存器等模块，

本实例是使用verilog HDL语言来进行16位cpu设计。

用verilog实现16位cpu，8位存储器，能进行加减乘除和逻辑运算，支持栈，支持函数调用，跳转功能等