用verilog语言写的七段译码器的实验，尽管代码挺简洁的，但用处很大，对学习数字逻辑电路的同学很有帮助。

针对NAND Flash应用，完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言，利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案，采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台，在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证，具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。

本设计实现了74139译码器testbench的vhdl语言实现，可有效验证其功能。

使用38译码器来驱动数码管来节省IO端口 （1）什么是38译码器？ 38译码器有3个输入端口A、B、C和8个输出端口Y0-Y7。由输入端口控制输出端口的值 （2）为什么要使用38译码器 回想之前的驱动动态数码管的时候，一个段码端口控制显示的数字，一个com端口控制哪个......

标准的2-4线译码器VHDL语言行为级描述设计，这个设计包含的工程文件通过ISE编译综合，经过仿真证明准确无误。

通过对北斗导航电文BCH纠错编译码方式的深入理解和研究，提出了一种基于并行数据处理的BCH译码器的设计方案。该方案利用FPGA对BCH电文进行并行处理，在一个时钟周期内实现电文译码，提高了BCH解码模块的译码效率；同时给出了系统各个模块的Modelsim仿真结果与分析，验证了设计的可行性。本设计对提高接收机的基带数据处理性能有一定的参考和指导意义。

74ls373·74ls147d· 4511bd· 源文件

【问题描述】
设计一个利用哈夫曼算法的编码和译码系统，重复地显示并处理以下项目，直到选择退出为止。
【基本要求】
(1)初始化：键盘输入字符集大小n、n个字符和n个权值，建立哈夫曼树；
(2)编码：利用建好的哈夫曼树生成哈夫曼编码；
(3)输出编码；
(4)设字符集及频度如下表：
字符 空格 A B C D E F G H I J K L M
频度 186 64 13 22 32 103 21 15 47 57 1 5 32 20
字符 N O P Q R S T U V W X Y Z
频度 57 63 15 1 48 51 80 23 8 18 1 16 1

集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

3-8译码器.ms13