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实验-七段数码显示管
译码器设计
-组合逻辑电路
实验9-七段数码显示管
译码器设计
要求: 书P102程序,改为共阳显示 弄清显示原理,会设置 编译通过 上板验证: 输入引脚为:ASW3--SW0 输出引脚:HEX0 编译\设置引脚\再编译\下载
2021-12-27 21:57:28
186KB
逻辑电路
1
7段数码显示
译码器设计
7段数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制的BCD码译码,然而数字系统中的数据处理和运算都是2进制的,所以输出表达式都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用VHDL或CPLD中实现。本项实验最容易实现这一目的。
2021-12-27 21:33:16
764KB
译码器设计
1
基于Altera DE2的摩斯电码
译码器设计
摩斯电码是非常经典的一种时通时断的信号代码,它是根据点和横排列顺序的差异表达不同的英文字母、数字以及某些标点符号。论文以Verilog HDL语言为硬件描述语言,运用Altera DE2实验开发板,使用按键进行摩斯电码的输入,根据按键时长不同识别出“.”和“-”,然后对电码进行译码,并显示到实验板的液晶屏上。设计中加入了不同的LED灯来辅助辨别按键时长、是否完成一个字母的输入,以及辅助判断输入是否有误。测试发现,该译码器输出结果正确,实现了预设功能。
2021-12-21 22:47:05
1.55MB
摩斯电码;
译码器;
Altera
DE2;
1
基于改进的分层译码算法的QC-LDPC
译码器设计
对空间数据系统委员会(CCSDS)推荐的QC-LDPC码进行了研究,给出了改进的分层译码算法。基于改进的分层译码算法设计部分并行结构QC-LDPC译码器,译码速率较快,适合应用需求,并通过仿真验证所设计的译码器的性能。
2021-11-30 14:51:35
354KB
LDPC码
1
一种交织汉明码编
译码器设计
及其FPGA实现-论文
一种交织汉明码编
译码器设计
及其FPGA实现
2021-11-26 17:30:06
1.9MB
一种
交织
汉明码
编译码器
1
3-8
译码器设计
源代码--VHDL
译码是相对于编码的逆过程,在基于一定硬件支持下能是将具有特定含义的二进制代码通过特定的逻辑电路设计进而转换成控制信号,也就是将每个输入的二进制代码转译成对应的高低电平信号并输出。具有译码功能的逻辑电路简称为译码器。
2021-11-21 20:03:15
219KB
VHDL
FPGA
1
HDB3编
译码器设计
毕设必用,关于HDB3的飞、FPGA设计。很有用的,大家分享吧
2021-11-14 16:35:43
609KB
HDB3,FPGA
1
基于VHDL的线性分组码编
译码器设计
在通信系统中,由于信道存在大量的噪声和干扰,使得经信道传输后的接收码与发送码之间存在差异,出现误码。在数字通信系统中常采用差错控制信道编码技术,以此来减少传输过程的误码,提高数字通信系统的传输质量。
2021-11-11 11:14:19
202KB
开发工具
1
2-4
译码器设计
报告
2-4
译码器设计
报告 利用QuartusII软件功能进行仿真分析,含实验目的,内容,步骤,等!
2021-09-06 16:40:27
337KB
2-4译码器
实验报告
EDA
QuartusII
1
HDB3
译码器设计
与建模.zip
使用VHDL语言,在vivado软件中设计建模HDB3译码器,资源是设计过程、实验报告和仿真加测试程序。
2021-08-05 17:03:05
790KB
通信原理
课程设计
HDB3译码
VHDL语言
1
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