设计的数字电子时钟系统以单片机（AT89C51）为核心，结合相关的元器件，再配以相应的汇编语言源程序，设计出的一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。根据60秒为1分、60分为1小时的计数周期，构成秒→分→时的计数方式，实现计数功能，能显示清晰直观的数字符号。并且针对数字电子时钟会产生误差的现象，同时具有校准时间的功能。

本文主要讲了一下关于数字电子时钟电路图设计原理，下面一起来学习一下

这是一份数字电子钟设计的论文报告，内容很详细，每个步骤都写得很清晰。

FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示） 本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。 详情请见课程设计专栏博文

利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。扩展功能设计为倒计时功能，从59分55秒至59分59秒，每秒亮一盏灯报时。

以Electronic Workbench 6.0 软件作为电子钟设计工作台，并以数字电子钟的设计理论作为基础，阐述如何应用Electronics Workbench 6.0软件进行数字电路的设计与仿真。 设计出的电子钟必须具备基本功能：能显示‘时’、分’、‘秒’，显示时间从00.00.00到23.59.59。

数字电子时钟Protel99se原理图+Multisim电路仿真+说明文档，可以做为你的学习设计参考。

设计内容及要求 3.1设计一个有“时”、“分”、“秒”（23小时59分59秒）显示的数字时钟。（“时”和“分”的校准电路部分为选做内容） 3.2用中小规模集成电路组成数字电子钟，进行组装调试，并进行仿真。 3.3画出原理框图和逻辑电路图，写出设计实验总结报告。

数电课程设计数字电子时钟内含多个模块 源文件，设计报告，打印图纸等资源应有尽有，稍有数电基础的童鞋均可快速上手

如题，注意是基于AT89S51芯片写的程序。电子时钟功能有 显示时间 闹钟 设置时间等等，用C51写的。附有本课程设计的实验报告，上面有原理图、流程图等等。