含异步清0和同步时钟使能的4位加法计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4B IS
PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC;
ENA : IN STD_LOGIC;
OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT4B;
ARCHITECTURE behav OF CNT4B IS
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P_REG: PROCESS(CLK, RST, ENA)
BEGIN
P_REG: PROCESS(CLK, RST, ENA)
BEGIN
IF RST = '1' THEN CQI <= "0000";
ELSIF CLK'EVENT AND CLK = '1' THEN
IF ENA = '1' THEN CQI <= CQI + 1;
ELSE CQI <= "0000";
END IF;
END IF;
OUTY <= CQI ;
END PROCESS P_REG ;
COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); --进位输出
END behav;
2021-10-27 08:12:43
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引言
在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。
随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。
在CPLD/FPGA上实现位同步，简单直接的办法就是利用FPGA的片上锁相环。但这种锁相环要求的输入时钟
2021-10-06 19:34:18
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本资料是基于IEEE-1588-2008网络测控精确时钟同步协议，包括英文文档，中文文档和源码，对于英文好的童鞋可以直接参考英文原文和源码，对于英文稍欠的童鞋可以参考中文文档。
2021-07-10 15:47:04
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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。
2021-06-10 19:28:28
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