基于 FPGA实现 卷积码的 编码过程 经典的实现过程 占用最小的逻辑资源

单载波频域均衡(SC-FDE)是数字通信中克服多径衰落的有效技术。宽带通信系统中应用单载波频域均衡系统设计，实现137.5 MHz 载波下27.5 Mbps 的码元传输速率。同时在系统中添加1/2 码率卷积码与(239,223)里德-所罗门(RS)码的级联信道纠错编码，提高系统的可靠性。完成单载波频域均衡系统设计，分析设计系统的关键技术，最终在现场可编程门阵列硬件平台上进行系统实现、调试和验证，完成系统实际误码率的测试。

实验内容 （1）生成源二进制序列b=[1101111100]。 （2）考虑如下卷积编码器：生成矩阵的行向量为g1 = [111]，g2 = [101] 根据生成矩阵的系数，设计一个能够实现卷积编码器的函数。 （3）取b=[1101111100]为所设计编码器的输入序列，求出输出序列c并验证。 （4）状态转移图如下，画出对应的网格图。 （5）根据上述卷积编码器，用Matlab编程设计对应的维特比译码函数，使用汉明距离作为度量。 （6）将序列c作为译码器函数的输入，得到序列d，d是否等于b？如果不相等，请解释原因。 （7）更改序列c的一位或者两位，然后尝试使用所设计的译码器再次译码。会发生什么现象？

维特比译码器使用维特比译码算法采用卷积码进行编码的比特流解码。还有其他算法译码卷积编码的流 （例如，Fano 算法）。维特比译码算法是最耗费资源的但它的最大似然解码。这最常用的约束长度 k 的卷积码译码 = 10，但值 k = 15 都在实践中使用

仿真BPSK调制在AWGN信道下分别使用卷积码和不使用卷积码的性能，其中，卷积码的约束长度为7，生成多项式为[171,133]，码率为1/2，译码分别使用硬判决译码和软判决译码。

这个是我自己写的例程，调试环境是CCSv8.3 一共有三个工程文件，将文件夹复制到软件的工作文件夹里面就可以正常调试了 程序只做过仿真调试运行，模拟输入方法是读取dat文件到内存，再将内存区域的输出数组导出到dat文件里面。 程序是213卷积码的编译码器设计，三个工程文件夹一个是编码器一个是译码器，最后一个编译码的程序都有，可以整体观察编译码过程的数据变化。

基于MATLAB实现的（2

（2,1,7）归零卷积码的维特比译码算法的matlab实现

此代码实现了卷积码的维特比算法。 输入是接收到的序列（原始编码序列加上噪声）和编码器状态图。 输出是原始编码序列和解码序列。 编码器状态图必须通过矩阵 3 维矩阵 H 提供。还提供了一个 pdf 文件，指示如何生成矩阵 H 作为考虑 (2,1,2) 卷积编码器的示例。

（171,133）卷加码及其2/3、3/4码率删除码的编译码，对比不同码率在不同信噪比条件下的抗噪声性能