基于FPGA的verilog语言描述频率测量,数码管显示,0-60MHZ
2021-09-22 12:35:11 23.4MB verilog
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该压缩包是电子技术课程设计源代码,亲手编写。设计对象为频率计数器,主要实现将不同信号的频率值输出到8位动态数码管。该文件包含了8位BCD计数器、锁存器、数码管显示驱动(扫描计数器, 3-8译码器, 8选1数据选择器, BCD7段译码器)、分频器(3分频、4分频、5分频、10分频)等模块。实验开发板是Cyclone II: EP2C8Q208C8。
2021-09-21 16:05:40 1.13MB fpga
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采用verilog语言编写,方波输入,频率范围为1-200KHZ
2021-09-17 10:32:58 5.29MB verilog 数字频率计设计
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verilog HDL数字频率计的设计
2021-09-17 10:23:52 8.4MB 频率计
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该仿真的作用是实现十进制计数功能。从仿真图4.13中可以得出,当第一个CNT10计数输出 CQ=9 时,下一秒时钟上升沿到来时,将产生一个CARRY_OUT信号作为下一个CNT10 的时钟信号,同时CQ 清零,依次递推到8个CNT10。
2021-09-15 18:15:56 2.06MB EDA
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数电课程设计数字频率计的制作,详细的介绍了数字频率计的制作方法和原理
2021-09-15 14:58:15 541KB 数电课程设计数字频率计的制作
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数字频率计 程序加电路图 完整版 keil和PROTUES联调通过,非常好用哇
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简易数字频率计设计报告--数字电路课程设计报告
2021-09-14 12:40:05 308KB 简易数字频率计设计报告
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基于51单片机编写的6位数显频率计数器(包含原理图及源程序)
2021-09-11 14:03:51 249KB 数显频率计
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4位数字频率计Multisim仿真实例
2021-09-10 13:02:38 282KB 数字频率计 Multisim仿真
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