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基于 FPGA 的 4 路信号发生器的设计

结合低电压电泳芯片的电压控制,提出了一种基于FPGA的4路信号发生器的设计方案.介绍了直接频率合成技术(DDS)的基本工作原理,利用IP核设计4路信号发生器的基本流程.实验结果表明:该信号发生器可通过调整波形控制字、频率控制字、相位控制字,控制输出不同波形、不同频率、不同相位的4路信号,且信号波形能满足低电压电泳芯片移动电场控制需要.

2021-04-09 10:52:52 777KB FPGA; IP核; DDS; 信号发生器;

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FFT变换的IP核的源代码

2021-04-09 01:14:31 35KB FFT变换 IP核 FPGA

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FPGA_UART_IP核

里面包含程序，还有PDF文档说明……资料不过，共享给各位爱好者

2021-04-08 17:17:20 1.98MB FPGA串口IP核共享

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lpm_divide Megafunction 用户使用手册

根据该手册，可以配置LPm_divide.quartus自带的IP中除法器。可以配置为单时钟运行。或者多时钟运行。根据我的经验，要跑到到100M，需要20个时钟。

2021-04-07 09:45:32 944KB fpga verilog Ip核使用手册

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一种SPI控制器IP核

一种SPI控制器IP核，Verilog语言，用于FPGA，程序很不错

2021-04-06 15:38:40 8KB SPI总线

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64-Vivado DDS IP核混频设计.7z

Vivado DDS IP核混频设计,Vivado仿真工程

2021-04-02 09:10:47 5.31MB FPGA VerilogHDL Vivado 混频设计

Vivado rom IP核 coe文件

使用matlab生成的供ROM IP核使用的coe文件，里面一共有四个，分别是正弦，方波，三角波以及三种合在一起的采样文件，位宽都是10bit，前三个深度为4096，最后一个为4096*3

2021-04-01 09:41:32 6KB 信号发生器 Vivado rom

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51-Vivado PCIE IP核定制.7z

Vivado PCIE IP核定制,Vivado仿真工程.

2021-04-01 09:06:47 217KB FPGA VerilogHDL Vivado PCIEIP

Altera FPGA IP核合集

包含有数字信号处理，视频处理等多方面的IP核

2021-03-29 16:22:45 8.83MB Altera FPGA IP核 Quartus

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xilinxFFTv7_1的IP核测试工程

开发环境：ISE14.7.该工程是测试FFTv7.1的IP核，用DDS的IP核生成一个单频率的正弦波，送入FFT，仿真观察FFT算出的结果。

2021-03-27 21:30:59 7.49MB FFT xilinx ISE DDS

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