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包含全部vivado工程文件和verilog代码 1.逻辑使用200MHz时钟做参考，做一个DDS数字频率合成器产生1MHz、10MHz和50MHz的正弦波，然后相加得到一个三音正弦波形。\\ 2.然后用MATLAB设计一个带通FIR滤波器，16bit量化，导出抽头文件，在FPGA上实现，对前面的三音信号进行带通滤波，滤掉1MHz和50MHz频率，得到一个10MHz的正弦波。\\ 3.编写TestBench对工程进行仿真，并在米联客7035开发板上综合运行，使用内置逻辑分析仪观察信号波形。