基于Altera Cyclone IV 系列FPGA开发的可设定时间的数字钟，利用开发板板载的数码管以及按键实现时间的显示和设定。

包含数字钟Verilog代码、multisim仿真图，modelsim仿真图

EDA设计-Quartus Ⅱ软件设计多功能数字钟实验报告

使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 里面报告仿真波形,源代码.

1、设计一个24小时数字钟。 2、能手动校正时、分。 3、整天报时：在59分51、53、55、57秒时输出750Hz音频信号，在59分59秒时输出1KHz信号，结束时刻为整点。 4、闹钟系统。

数电数字钟，数电电子钟报告，课程设计资料

基于Multisim14.0的电子技术课程设计 课程题目：电子钟 一、课程设计的任务和目的任务：设计一台能显示“时”、“分”、“秒”的数字钟，周期为24小时；具有校时、正点报时功能。 目的：培养学生综合运用所学知识的能力，综合设计能力，培养动手能力及分析问题、解决问题的能力。 二、设计内容、技术条件和要求 1.数字钟可显示“时”、“分”、“秒”，且“时”、“分”、“秒”分别用两个数码管显示，计满23小时59分钟59秒，则全部清零。 2.具有校时功能，时、分校时用1HZ的信号进行，而秒校时用2HZ时钟信号进行。 3.整点能自动报时。要求报时声响为四低一高，最后一响为整点，前四声用500HZ信号让

该程序实现一个数字钟，带调整时间功能，在调整时间时，对应的位置闪烁显示。 CLR 为清零端，该键为‘1’时，时钟显示”000000“； EN 计数使能端，该键为‘1’时，时钟停止； MODE 模式选择按钮，在4种模式下循环：正常-小时调整-分调整-秒调整。 INC 调整时间按钮，该键为‘1’时，对应位置加1；

VHDL课程设计（数字钟）VHDL课程设计（数字钟）VHDL课程设计（数字钟）VHDL课程设计（数字钟）VHDL课程设计（数字钟）VHDL课程设计（数字钟）VHDL课程设计（数字钟）

本次课程设计的题目是设计一个数字钟，要求具有以下功能：显示时、分、秒（如11：52：45）；可实现手动或自动的对时、分进行校正；计时过程具有报时功能，当时间到达整点时进行报时；有闹钟功能，在达到闹钟时间，闹钟开始起闹并持续一分钟。