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26-Vivado MMCM IP设计.7z

Vivado MMCM IP设计,Vivado仿真工程

2021-03-12 09:07:49 274KB FPGA VerilogHDL MMCMIP Vivado

21-Vivado FIFO IP设计.7z

Vivado FIFO IP设计,Vivado仿真工程

2021-03-11 09:10:22 14.64MB FPGA VerilogHDL FIFOIP Vivado

22-Vivado Stream FIFO IP设计.7z

Vivado Stream FIFO IP设计,Vivado仿真工程

2021-03-11 09:10:22 1.23MB FPGA VerilogHDL StreamFIFOIP Vivado

11-Verilog HDL比较器与移位器设计.7z

Verilog HDL比较器与移位器设计,Vivado仿真工程

2021-03-09 13:06:57 105KB FPGA VerilogHDL 比较器 移位器

12-Verilog HDL多路选择器设计.7z

Verilog HDL多路选择器设计,Vivado仿真工程

2021-03-09 13:06:57 2.68MB FPGA VerilogHDL 多路选择器

13-Verilog HDL多路分配器设计.7z

Verilog HDL多路分配器设计,Vivado仿真工程

2021-03-09 13:06:56 101KB FPGA VerilogHDL 多路分配器设计

14-Verilog HDL读文件数据设计.7z

Verilog HDL读文件数据设计,Vivado仿真工程

2021-03-09 13:06:56 93KB FPGA VerilogHDL 读文件数据

15-Verilog HDL写文件数据设计.7z

Verilog HDL写文件数据设计,Vivado仿真工程

2021-03-09 13:06:55 93KB FPGA VerilogHDL 写文件数据

16-Verilog HDL小数分频器设计.7z

Verilog HDL小数分频器设计,Vivado仿真工程

2021-03-09 13:06:55 99KB FPGA VerilogHDL 小数分频器

17-Verilog HDL按键消抖动设计.7z

Verilog HDL按键消抖动设计,Vivado仿真工程

2021-03-09 13:06:54 3.58MB FPGA VerilogHDL 按键消抖