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基于FPGA的ASK信号调制解调设计
vivado2018.3工程,设计中采用DDS 和FIR IP核,调制模块和解调模块单独分开在同一个工程,分别做有仿真,附带MATLAB配置FIR滤波器系数截图
2024-01-06 13:54:56
71.68MB
matlab
fpga开发
1
HDMI IP核.rar
此IP核无需HDMI接口驱动芯片即可实现,视频信号的HDMI传输。 注:该IP核基于XILINX Vivado开发环境。
2024-01-03 18:10:57
372KB
FPGA
HDMI
xilinx
vivado
1
2ask、2fsk、2psk的调制解调
fpga、verilog、quartus ii、2ask、2fsk、2psk的调制解调
2023-12-31 18:07:27
43.22MB
fpga开发
编程语言
1
多摩川绝对值编码器CPLD FPGA通信源码(VHDL格式+协议+说明书) 用于伺服行业开发者开发编码器接口,对于使用FPGA开
多摩川绝对值编码器CPLD FPGA通信源码(VHDL格式+协议+说明书) 用于伺服行业开发者开发编码器接口,对于使用FPGA开发电流环的人员具有参考价值。 适用于TS5700N8501,TS5700N8401等多摩川绝对值编码器,波特率支持2.5M和5M
2023-12-29 14:21:49
294KB
网络
网络
fpga开发
1
基于VHDL的FPGA开发快速入门·技巧·实例.part07
基于VHDL的FPGA开发快速入门·技巧·实例.part07
2023-12-26 23:32:51
4.78MB
VHDL
FPGA
1
基于VHDL的FPGA开发快速入门·技巧·实例.part04
基于VHDL的FPGA开发快速入门·技巧·实例.part04
2023-12-26 23:27:31
12MB
VHDL
FPGA
1
基于VHDL的FPGA开发快速入门·技巧·实例.part03
基于VHDL的FPGA开发快速入门·技巧·实例.part03
2023-12-26 23:26:59
12MB
VHDL
FPGA
1
iir滤波器matlab仿真及FPGA是实现
利用matlab对IIR滤波器参数进行仿真,采用级联架构实现FPGA的通用化设计;同时对IIR系统输入输出位宽变化进行说明,以利于FPGA定点化设计。
2023-12-26 20:14:19
1.82MB
matlab
fpga开发
1
ZYNQ通过PS访问PL端BRAM,与PL进行数据交互,基于BRAM IP 核的(PS端读写+PL端读)控制
将 Xilinx BMG IP 核配置成一个真双端口的 RAM 并对其进行读写操作。 在PS端通过串口输入数据给BRAM,写操作完成后再把数据读回,在串口打印出来。在PL端把RAM中的数据读出,将其输送给其他模块进行功能选择配置。
2023-12-26 19:46:05
58.26MB
fpga
1
基于FPGA的高精度积分器系统设计.pdf
基于FPGA的高精度积分器系统设计.pdf
2023-12-26 19:22:13
13.3MB
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