搜索【移相器加法器】的结果

Verilog 浮点数加法器

利用verilog，以IEEE754标准实现浮点数加法

2019-12-24 03:19:37 1.58MB Verilog 浮点数 加法器

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CSA加法器原理

描述了CSA加法器的原理，主要用于FPGA硬件加速，有很好的效果。

2019-12-21 22:26:40 19KB CSA

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加法器multisim仿真

利用multisim 仿真实现对加法器的设计，通过小灯的亮灭来观察数字的累加

2019-12-21 22:22:30 86KB 加法器 multisim 仿真

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用一位全加器设计一个四位的加法器

用一位全加器设计一个四位的加法器用一位全加器设计一个四位的加法器

2019-12-21 22:00:38 839KB 用一位全加器设计一个四位的加法器

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VHDL8位加法器（含test_bench)

用VHDL语言描述的8位加法器，还包含一个test_bench。

2019-12-21 21:58:05 72KB VHDL8位加法器（含test_bench)

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8位带符号二进制加法器（verilog）

设计带符号位的 8 位加法器电路，每个加数的最高位为符号位，符号位‘1’ 表示-，符号位‘0’表示+

2019-12-21 21:50:08 614B EDA Verilog 二进制加法器

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16位补码并行加法器（含减法器）实验

16位补码并行加法器（含减法器）实验，项目和报告

2019-12-21 21:45:37 1.3MB 计算机组成原理

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计组实验报告

计组运算器实验，内有实验目的，实验原理，实验内容，实验心得。

2019-12-21 21:32:27 152KB 计组实验，加法器

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4位减法、加法器设计fpga

EDA/FPGA实验指导，包括程序代码，实验结果及报告

2019-12-21 21:20:25 39KB FPGA

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32位快速加法器(Verilog)

32位超前进位快速加法器经过Isim仿真测试正确的32位超前加法器编写语言Verilog-HDL 基于zhaohongliang代码修改了其中部分有问题的模块

2019-12-21 21:14:38 4KB 加法器 Verilog

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