搜索【移相器加法器】的结果

VHDL8位加法器（含test_bench)

用VHDL语言描述的8位加法器，还包含一个test_bench。

2019-12-21 21:58:05 72KB VHDL8位加法器（含test_bench)

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8位带符号二进制加法器（verilog）

设计带符号位的 8 位加法器电路，每个加数的最高位为符号位，符号位‘1’ 表示-，符号位‘0’表示+

2019-12-21 21:50:08 614B EDA Verilog 二进制加法器

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16位补码并行加法器（含减法器）实验

16位补码并行加法器（含减法器）实验，项目和报告

2019-12-21 21:45:37 1.3MB 计算机组成原理

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计组实验报告

计组运算器实验，内有实验目的，实验原理，实验内容，实验心得。

2019-12-21 21:32:27 152KB 计组实验，加法器

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4位减法、加法器设计fpga

EDA/FPGA实验指导，包括程序代码，实验结果及报告

2019-12-21 21:20:25 39KB FPGA

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32位快速加法器(Verilog)

32位超前进位快速加法器经过Isim仿真测试正确的32位超前加法器编写语言Verilog-HDL 基于zhaohongliang代码修改了其中部分有问题的模块

2019-12-21 21:14:38 4KB 加法器 Verilog

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32位快速加法器源代码（Verilog）

32位超前进位快速加法器经过Isim仿真测试正确的32位超前加法器编写语言Verilog-HDL 基于zhaohongliang代码修改了其中部分有问题的模块

2019-12-21 21:14:38 4KB Verilog 加法器

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Verilog实现4位带符号加法器，带有上益出和下溢出标志位，内含TestBench代码，可直接使用。代码简单修改即可宽展至任意位数的加法器。

2019-12-21 21:11:09 891KB Verilog

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Multisim10实现的基于74LS181的8位加法器电路设计

本人设计的用Multisim10实现的基于74LS181的8位加法器电路设计，能实现加减并带有溢出指示，希望能帮到需要的同志。

2019-12-21 21:02:38 226KB 74LS181 加法器 Multisim

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VHDL加法器和乘法阵列.zip

VHDL编制，包括加法器和乘法器，可直接运行，具体方法可查看我的相关博客，VHDL加法器和乘法阵列。

2019-12-21 20:54:06 16.99MB VHDL Quartus

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