一个完成的PCB板子，ALLEGRO文件，展示了DDR3的FLY-BY拓扑结构的实际应用

Allegro 8层DDR3 FLY-BY拓扑结构PCB图，内涵原理图文件、库文件、终版PCB文件。

Genesys2开发板的DDR3芯片所使用的管脚约束文件，该文件可以直接在 MIG IP核例化过程中使用，引用此文档可以省去您很多查资料、绑管脚的时间。本人已用此约束文件完成了DDR3的读写实验，质量可以放心。

JEDEC STANDARD DDR3 SDRAM Standard JESD79-3F (Revision of JESD79-3E, July 2010) JULY 2012 JEDEC SOLID STATE TECHNOLOGY ASSOCIATION

DDR3 SDRAM用户手册，给需要用到存储的朋友们。

资源包含：H3 SDK开发包说明文档，H3开发所用软件，H3硬件参考设计资料，H3数据手册与芯片信息，调试工具软件，硬件Checklist，DRAM参考PCB，器件支持列表，硬件设计指南，硬件调试指南，原理图。

包含03-JESD79-3A_DDR3 SDRAM，03-JESD79-3C_DDR3 SDRAM，03-JESD79-3F_DDR3 SDRAM

自己画的一款核心板 基于全志H3 1GDDR3 8G emmc 包含nanopi多种电源IC原理图和封装 引出100PIN 目前尚未打板验证 仅供学习交流 如觉得不好 请指正 十分感谢

信号完成性分析 Altera Stratix V GX/GT 100G This document is generated using results from simulations created for the arious topologies on the printed circuit board created to demonstrate the capabilities of the Stratix V GX and Stratix V GT field programmable gate arrays.Each topology is considered and the results of the process for obtaining good signal integrity are documented.Development Board

DDR3最新的规范 JESD79-3E 不是JESD79-3D