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ov5640_vga_demo.rar

完成OV5640的视频采集，通过DDR3芯片缓存图像，然后通过VGA将视频图像传输到PC进行显示。Xilinx ISE14.7调试成功

2021-05-31 16:14:45 27.61MB FPGA DDR3 OV5640

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core_ddr3_controller-master.zip

core_ddr3_controller-master ddr3控制器

2021-05-28 18:01:20 111KB ddr3 verilog systemverilog

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基于FPGA的DDR3 SDRAM控制器用户接口设计

2021-05-26 16:43:45 357KB DDR3

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基于FPGA的DDR3 SDRAM控制器设计及实现(1)

2021-05-26 16:38:21 549KB FPGA DDR3

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4G ddr3 数据手册.pdf

4G ddr3 数据手册。西安紫光，国产DDR3。资源很好。欢迎下载. 含有描述器件布局结构。读取时序。命令码，真值表等信息。

2021-05-26 08:56:29 1.38MB ddr3

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DDR3 PHY Calc v10.xlsx

DDR3初始化计算工具，适合DSP、FPGA平台使用DDR3的开发人员计算相关参数

2021-05-25 18:00:36 60KB DSP/FPGA开发

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ddr3 datasheet

ddr3 的datasheet，开发用到ddr3时候时候总归要看看

2021-05-25 11:05:35 8.14MB ddr3 sdram

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DDR3 FLY-BY 拓扑结构示例（allegro）.rar

一个完成的PCB板子，ALLEGRO文件，展示了DDR3的FLY-BY拓扑结构的实际应用

2021-05-24 10:49:43 5.71MB DDR3 FLY-BY

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Allegro 8层DDR3 FLY-BY拓扑结构PCB.rar

Allegro 8层DDR3 FLY-BY拓扑结构PCB图，内涵原理图文件、库文件、终版PCB文件。

2021-05-24 10:44:08 1.58MB allegro cadence PCB DDR3

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Genesys2开发板DDR3引脚约束文件

Genesys2开发板的DDR3芯片所使用的管脚约束文件，该文件可以直接在 MIG IP核例化过程中使用，引用此文档可以省去您很多查资料、绑管脚的时间。本人已用此约束文件完成了DDR3的读写实验，质量可以放心。

2021-05-23 15:06:01 11KB DDR3 genesys2 约束文件

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