本电路实现了同步六进制加减法可逆计数器的功能: 电路能准确地按照六进制加法或减法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
2022-05-22 15:10:27
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支持ASCII 和 16进制的互相转换，在此只提供可执行文件，未提供delphi源码，需要源文件的可以私信我。
2022-05-20 10:34:49
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10进制计数器VHDL代码
Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity counter_10 is
Port( reset : in std_logic;
clock : in std_logic;
num_out : out std_logic_vector(3 downto 0)
);
end counter_10;
architecture Behavior of counter_10 is
signal temp: std_logic_vector(3 downto 0);
begin
num_out <= inner_reg;
process(clock,reset)
2022-05-19 15:00:56
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