本实例使用了一个PLL的硬核IP模块。关于PLL，这里简单的做些基础扫盲。PLL(Phase Locked Loop)，即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

FM0编码以其便于位同步提取、频谱带宽较窄、实现电路简单而在ETC中得到广泛的应用,线路FM0解码模块是ETC系统基带电路重要组成部分,本文基于ETC系统中车载单元(On board unit,OBU)与路边单元(Road sideunit,RSU)之间的短距离双向通信,以提高FM0解码速度的目的,根据FM0编码原则,在FPGA软件环境下用高级硬件描述语言VHDL实现FM0解码器设计,给出程序代码

本文简要描述基于万兆网的GigE Vison IP设计方案。 一、GigE Vsion协议要点 GigE Vison协议基于普通的以太网物理链路，运行在UDP协议层之上，包含控制协议GVCP和数据流协议GVSP两大部分，整个层次结构如下图1所示。 图1 GigeVison协议层次结构图 GigE Vison协议的要点如下： （1）上电或复位完成后必须先进行IP配置和设备枚举，必须支持DHCP和LLA（Auto IP）两种IP配置方式； （2）在UDP层上建立应答握手机制以保证传输，GVCP采用3956端口，数据长度必须以32bit为边界，数据不可分包传输； （3）设备必须支持心跳功能以确认处于连接状态； （4）支持控制（1个）、数据流（1~512个）和消息（0~1个）三种通道，每个通道分配不同的UDP端口，控制通道支持三种不同的访问权限； （5）必须支持最小规模的ICMP（GigeVsion要求必须支持Ping命令）； （6）GVSP的数据包以字节为边界，数据包的大小由第一个有效的test packets决定，支持错误恢复

题主最近开始接触和FPGA的方案验证相关的工作内容，需要把握FPGA内部资源的详细信息，所以又仔细查看了官方的器件手册。这一次给大家分享的内容主要涉及Xilinx FPGA内的CLBs，SelecTIO和Clocking资源，适合对FPGA设计有时序要求，却还没有足够了解的朋友。

多通道采样系统设计

之前语音采集模块用到的8通道AD转换芯片，已实现语音数据采集功能。设计采用了AD7608的并行数据传输，并在busy高时取数AD转换数据以达到最大转换速率，亲测过采样为0时最大转换速率超过200kbps。

Wiznet W5300 应用的FPGA硬件原理图

EP4CE15F17C8N核心板PCB全套工程

本文首先提出了一种基于有限状态机的电梯控制器算法，然后根据该算法设计了一个三层电梯控制器，该电梯控制器的正确性经过了仿真验证和硬件平台的验证。本文的电梯控制器设计，结合了深圳信息职业技术学院的实际电梯的运行情况，易于学生理解和接受，对于工学结合的教学改革，是一个非常好的实践项目。另外，本文提出的电梯控制器算法适合于任意楼层，具有很强的适应性和实用性。

本文以FPGA为主芯片，较完整地设计了大屏幕LED单色图文显示屏控制系统。随着LED显示屏技术的发展，FPGA与ARM或DSP等芯片的组合，必将在双色显示屏和彩色显示屏领域获得广泛的应用。