Verilog UART 自述文件 有关更多信息和更新： : GitHub 存储库： : 介绍 这是一个基本的 UART 到 AXI Stream IP 核，用 Verilog 编写，带有 cocotb 测试平台。 文档 核心的主要代码存在于 rtl 子目录中。 uart_rx.v 和 uart_tx.v 文件是实际的实现，uart.v 只是实例化两个模块并建立了几个内部连接。 UART 发送器和接收器都使用单个发送或接收引脚。 这些模块采用一个参数 DATA_WIDTH，该参数指定数据总线的宽度和实际通信数据字的长度。 8 位接口的默认值为 8。 预分频输入决定了数据速率 - 它应该设置为 Fclk /（波特 * 8）。 这是一个输入而不是参数，因此可以在运行时更改它，尽管它不在内部缓冲，因此应小心避免损坏数据。 用户设计的主要接口是一个 AXI4-Stream 接口，它由

Uart_16550_Verilog_Source代码，挺好的 988936385Uart_16550_Verilog_Source.rar (461.36 KB, 下载次数: 257 )

EDA ADC0809实验的程序包，都是可以实现的源程序 自己写的 硬件验证过的

自己手敲的8并行DDS设计实现。

＃MIPS_CPU_2015用Verilog HDL编写的THUEE2015 MIPS CPU

将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景，并设置每次打开vivado自动应用自定义黑色主题。

verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

二、赋值语句 赋值语句分为3类： 1、门基元赋值语句（门元件例化） 基本逻辑门关键字 (门输出, 门输入1, 门输入2, …, 门输入n);  基本逻辑门关键字是Verilog HDL预定义的逻辑门，包括 and、or、not、xor、nand、nor等；圆括弧中内容是被描 述门的输出和输入信号。  例如，具有a、b、c、d 这4个输入和y为输出的与非门的门 基元赋值语句为nand (y,a,b,c,d); 该语句与assign y = ! (a && b && c && d);等效 3.3 Verilog HDL常用语句— 赋值语句— 门基元赋值语句 139 2、连续赋值语句（assign语句） 用于对wire型变量赋值，是描述组合逻辑最常用的方法之一。 【例】 4输入与非门 assign y = ! (a && b && c && d); 连续赋值语句的“=”号两边的变量都应该是wire型变量。 在执行中，输出y的变化跟随输入a、b、c、d的变化而变化， 反映了信息传送的连续性。 assign 赋值变量 = 表达式; 【例】 2选1多路选择器 module mux2_1(out,a,b,sel); input a,b,sel; output out; //输入、输出信号默认为wire型变量 assign out =( sel==0) ? a:b; //若sel为0，则out=a；否则out=b endmodule 3.3 Verilog HDL常用语句— 赋值语句— 连续赋值语句

crc16校验程序，仿真过。这个属于自己写的。分享给大家参考吧

自动产生testbench文件，能够读取目标文件，并产生相应的testbench文件，并生成fsdb波形。需要使用者具有perl环境，使用方法为，如:perl gen_tb uart，注意这里不是uart.v 必须是uart，否则产生出来的是空文件。