### 电子科技大学计算机组成原理实验课1-实验5：Verilog时序逻辑设计 #### 实验概述 本次实验是电子科技大学计算机组成原理课程中的一个重要环节，主要目标是通过实际操作来掌握时序逻辑电路的设计方法，特别是使用Verilog硬件描述语言进行设计与仿真的过程。实验分为五个主要部分，包括边沿D触发器74x74、4位通用移位寄存器74x194、3位最大序列长度线性反馈移位寄存器（LFSR）、4位同步计数器74x163以及基于74x163设计的1Hz数字信号发生器。 #### 实验目的 1. **理解并掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194的工作原理。** 2. **使用Verilog语言对这些基本组件进行设计与仿真。** 3. **设计一个3位LFSR计数器，并实现其功能。** 4. **设计一个1Hz数字信号发生器，作为LFSR计数器的时钟信号。** #### 实验内容详解 **1. 边沿D触发器74x74** - **工作原理**：边沿D触发器是一种基本的存储单元，具有置位和清零功能。当CLK（时钟信号）上升沿到来时，根据D输入的状态更新输出Q的状态。 - **Verilog设计**：使用Verilog代码描述该触发器的行为。例如，下面给出了一个简单的边沿D触发器的Verilog实现： ```verilog `timescale 1ns / 1ps module D(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L; output Q, QN; wire w1, w2, w3, w4; nand(w1, PR_L, w2, w4); nand(w2, w1, CLR_L, CLK); nand(w3, w2, CLK, w4); nand(w4, w3, CLR_L, D); nand(Q, PR_L, w2, QN); nand(QN, Q, w3, CLR_L); endmodule ``` **2. 4位通用移位寄存器74x194** - **工作原理**：4位通用移位寄存器允许数据按照指定的方向（左移或右移）移动，并可以通过不同的控制信号进行串行或并行加载数据。 - **Verilog设计**：使用Verilog描述74x194的逻辑行为。例如，可以使用如下的Verilog代码实现： ```verilog `timescale 1ns / 1ps module shift_register(DS, SH_LDS, MR, QS, QD); input [3:0] DS; input SH_LDS, MR; output reg [3:0] QS, QD; always @(posedge SH_LDS or posedge MR) begin if (MR) begin QS <= 0; QD <= 0; end else begin QS <= DS; QD <= QS << 1; end end endmodule ``` **3. 3位LFSR计数器** - **设计原理**：LFSR是一种特殊的移位寄存器，通常用于生成伪随机数序列。在这个实验中，需要设计一个3位的LFSR计数器。 - **Verilog设计**：利用上面提到的4位通用移位寄存器74x194和一些额外的逻辑门来构建3位LFSR计数器。设计时需要考虑反馈路径的构造。 **4. 4位同步计数器74x163** - **工作原理**：同步计数器能够在时钟信号的作用下递增计数。 - **Verilog设计**：使用Verilog语言实现74x163的功能。例如，可以使用以下代码： ```verilog `timescale 1ns / 1ps module counter(CLK, LD, ENP, Q, CO); input CLK, LD, ENP; output reg [3:0] Q; output reg CO; always @(posedge CLK or posedge LD) begin if (LD) begin Q <= 4'b0000; end else if (ENP) begin Q <= Q + 1; end end assign CO = (Q == 4'b1111); endmodule ``` **5. 1Hz数字信号发生器** - **设计原理**：利用74x163和其他小规模逻辑门设计1Hz的数字信号发生器。假设输入为100MHz，需要设计一个分频器来将频率降低到1Hz。 - **Verilog设计**：设计一个分频器，将100MHz的输入时钟信号分频为1Hz。这通常涉及多个计数器级联和适当的控制逻辑。 #### 实验总结 本次实验不仅让学生掌握了基本时序逻辑电路的设计方法，还学会了如何使用Verilog语言进行电路设计和仿真。通过具体的实验任务，学生能够深入理解各种时序逻辑元件的工作机制，并将其应用于实际的电路设计中。这对于未来从事计算机组成原理相关领域的学习和研究都是非常有帮助的。

视频四像素模式转单像素模式，输入数据96bit位宽，输出数据位宽24bit，输出时钟频率比输入时钟频率需提高4倍。仿真工程将testpattern测试图转换后再存为bmp位图。

视频单像素模式转双像素模式，数据位宽增加一倍，时钟频率可以降低一半。仿真工程将testpattern测试图转换后再存为bmp位图。

视频单像素模式转4像素模式，数据位宽增加4倍，时钟频率可以降低为四分之一。仿真工程将testpattern测试图转换后再存为bmp位图。

视频双像素模式转单像素模式，输入数据48bit位宽，输出数据位宽24bit，输出时钟频率比输入时钟频率需提高一倍。仿真工程将testpattern测试图转换后再存为bmp位图。

内容概要：本文详细介绍了基于FPGA的MSK（最小频移键控）调制解调技术的实现过程。首先从理论层面解释了MSK调制解调的基本概念及其优势，接着深入探讨了用Verilog语言在FPGA上实现MSK调制解调的具体方法，包括关键模块的设计思路和代码片段。随后，文章讲解了如何借助Xilinx Vivado工具完成整个项目的仿真、综合与验证，并最终将其部署到FPGA硬件平台上进行实际测试。最后，作者分享了在此过程中所面临的挑战及解决办法，强调了这一实践对于理解和应用通信算法的重要意义。 适合人群：对数字通信感兴趣的研究人员和技术爱好者，尤其是从事通信算法开发的专业人士。 使用场景及目标：适用于希望深入了解FPGA与通信算法结合的实际应用场景的人群，旨在帮助他们掌握MSK调制解调技术的实现细节，提升其在相关领域的技术水平。 其他说明：文中提供的实例和经验分享有助于读者更好地理解复杂的技术概念，并激发对未来研究方向的兴趣。

可编程逻辑器件大作业报告 高育哲 演示视频 作业内容 基于DE1-SOC开发板，使用Verilog语言开发了一个坦克大战小游戏。以下为该小游戏的特点解析： 玩法为人机对战的生存模式：敌方坦克无限复活，我方坦克只有10条生命。生命用完后，将结束游戏，显示ROM中存储的GAME OVER图像。 游戏中一共有一辆我方坦克和两辆敌方坦克（可以通过实例化模块增加）。 我方坦克的生命数通过开发板上的LED灯显示。复位后，LED0~9全亮，此后每损失一条命就有个LED灯熄灭。我方坦克每次被击中时，都会闪烁一次，并损失一条生命。 敌方坦克被击中后，会在2秒后在固定位置复活。复活期间会有动画，并无法移动且不能被击中。 游戏期间击中的敌方坦克数量作为最终的游戏分数。游戏分数通过七段数码显示管显示，显示范围为0~9999。 敌方坦克的运动和发射子弹由伪随机数产生模块控制。 通过四个防抖动的按键KEY0~4控制我

基于Vivado软件的Verilog半带滤波器仿真程序：涵盖IP核与非IP核实现流程，信号发生、合成、抽取变频等全环节模拟,基于fpga的半带滤波器仿真程序 1.软件：vivado 2.语言：Verilog 3.具体流程：包括ip核实现版本与非ip核实现版本，包含信号发生，合成，半带滤波器，抽取变频，fifo，fft流程，非常适合学习。 ,基于FPGA的半带滤波器仿真程序; Vivado软件; Verilog语言; IP核实现版本; 非IP核实现版本; 信号发生与合成; 半带滤波器; 抽取变频; FIFO; FFT流程。,基于Vivado的Verilog半带滤波器仿真程序：IP核与非IP核实现版本分析

Verilog是一种广泛应用于数字系统设计的硬件描述语言（HDL），它被用于创建电子系统的模型，包括集成电路、微处理器、接口、存储器等。这个压缩包文件“IEEE Standard Verilog Hardware.pdf”显然包含了IEEE（电气和电子工程师协会）制定的Verilog语言标准，这是理解和学习Verilog语言的重要参考资料。 Verilog语言标准，也被称为IEEE 1364，分为多个部分，包括基础语法、行为建模、结构建模、时序控制、系统级设计等多个方面。下面是对这些关键知识点的详细说明： 1. **基础语法**：Verilog的基本语法结构类似于C语言，包括变量声明、运算符、流程控制语句（如if-else、case、always等）。变量类型有wire、reg、integer、real等，它们在电路描述中各有特定含义。 2. **模块化设计**：Verilog鼓励模块化设计，每个设计可以被封装为一个模块，包含输入、输出和内部信号。模块可以被其他模块实例化，实现层次化的设计方法。 3. **行为建模**：Verilog支持行为级建模，允许设计者以算法的形式描述电路行为。例如，用always块可以描述状态机或微控制器的行为。 4. **结构建模**：Verilog也支持门级和寄存器传输级（RTL）的结构化描述，如AND、OR、NOT、DFF、MUX等基本逻辑元素，以及更复杂的组合和时序电路。 5. **时序控制**：Verilog提供了非阻塞赋值（<=）和阻塞赋值（=）来处理时序问题。非阻塞赋值用于并行操作，阻塞赋值则用于串行操作。 6. **系统级设计**：随着SoC（System-on-Chip）的发展，Verilog也支持高级封装，如interface、class等，用于描述更复杂的系统级交互。 7. **综合与仿真**：Verilog设计经过编译和综合，可以生成适合FPGA或ASIC实现的网表。在设计阶段，使用仿真工具（如VCS、ModelSim等）进行功能验证。 8. **IP重用**：Verilog支持知识产权核（IP Core）的定义和复用，使得设计者能利用已有的成熟模块快速构建新设计。 9. **形式验证**：IEEE 1364标准还包括了形式验证的概念，它通过数学方法证明设计的正确性，是提高设计质量的重要手段。 10. **综合优化**：Verilog设计在综合过程中，会进行优化以满足面积、速度和功耗等目标。 理解并掌握这些Verilog语言标准的关键概念，对于电子工程师来说至关重要，不仅可以提高设计效率，还能确保设计的准确性和可靠性。这个压缩包中的PDF文件应该详细地阐述了这些知识点，是学习和参考的宝贵资源。

OFDM_Synchronization 设计一种新的 OFDM 同步算法，并使用 Matlab 和 Verilog 实现它。 IDE：Matlab 2009、Vivado 2015.2 设备：ZYNQ-7000 FFT 长度：256 CP 长度：32